一种适用于H.264/AVC宏块级反变换编码的IP核设计

本文提出了适用于H.264/AVC宏块级反变换的IP核完整设计方案。首先,使用改进的T型结构同步宏块中的3种不同变换和反Zig-Zag扫描。然后,对Hadamard反变换模块采用了时分复用存储器模块的设计方案,降低了系统时延;再利用IDCT矩阵运算可分离的特点,减少了IDCT模块资源消耗;最后,给出了以Xilinx Viretex2系列XC2V6000为目标器件的综合结果。仿真结果表明,该设计能够正确支持1080i50Hz高清码流的实时解码。

节约器件的三维离散余弦正/反变换通道式算法结构

针对3D离散余弦正/反变换(DCT/IDCT)算法单元通道式结构需大量使用延时器和选择器以及不同分块器件的兼容性问题,提出一种节约延时器和选择器的通用性通道式算法单元及整体结构。首先,根据三维DCT理论提出兼容正反变换通用的通道式算法结构;建立由延时器和选择器组成的可重复使用的延时器组模型,使其具有整合性和嵌套性。然后,提出节约延时器的三维DCT通用性通道式算法单元及整体结构。最后,利用提出的节约器件的三维DCT/IDCT通道式结构对不同格式、不同大小分块的视频信号进行处理。实验结果表明,随着分块增大,提出的节约器件的方法使用的延时器和选择器的数量明显减小,当分块大小达到64×64×64时,延时器和选择器使用个数分别降低了54.7%和44.5%。得到的结果说明提出的方法可以减少延时器和选择器的使用,满足硬件对降低成本的要求,提高了能效,同时便于不同分块的集成。