VSP中的变字长解码器设计研究

提出了视频信号处理器中的变长解码器核设计 .采用基于 PLA的并行算法 ,在 PL A中存储了以编码码字为输入 ,码值和码长为输出的各个变长码真值表 .用从 PL A中查出的码长来控制桶形移位器的位移 ,实现每个周期解出一个码字 . VLD采用了数据驱动原理 ,并在任务分配方面进行了调整 ,以适应 VSP进行任务流水的总体要求 .

基于AVS的变字长解码器的设计及其FPGA验证

提出了一个完整的AVS变字长解码器的硬件架构,在设计中采用加入FIFO的方法构成流水结构,并尽量减少变字长解码器中各子模块的运行节拍,大大提高了系统的运行速度。本设计已经通了FPGA验证。该变字长解码器不仅可以成为其他AVS解码器的硬件加速器,同时由于视频编解码标准的相似性,稍加改动即可应用在其他的视频标准中。

MPEG-2视频解码的可变字长解码器的设计

设计了一种适用于MPEG_2视频解码的可变字长解码器 (VLD) ,根据数据流的特点进行了模块划分 ,减少硬件开销 ;根据MPEG_2变字长码表的特点 ,采用码字分割 ,减少码字的存储空间 ;采用并行移位器 ,使每个周期能处理一个码字 .采用VERILOG语言进行描述并通过仿真 ,用FPGA硬件实现后实际放映DVD影碟得以验证 .通过Synop sys工具 ,用 0 .2 5μm工艺库综合 ,最坏情况下 (4.75V ,70℃ )的工作时钟频率为15 0MHz ,设计电路规模为五十万门左右 .FPGA工作频率为 5 0MHz .

适用于H.264视频解码器的VLD设计

设计了一种适合于H.264的变字长解码器,根据码流特点进行模块划分,减少硬件开销;采用并行结构解NAL包,解码效率高;采用了桶形移位器,进行并行解码,每个时钟解一个码字。采用Verilog语言进行设计、仿真,并通过了FPGA验证,可以在FPGA上实时解码标准清晰度的H.264视频。用0.18μmCMOS工艺库作综合,电路规模为1.6万门左右,最高频率能够达到150MHz。

适用于MPEG2视频解码的VLD设计

提出了一种新的适用于MPEG2 视频解码的变字长解码(VLD)结构,根据MPEG2 变字长码表的特点,通过合理的码字分割解决码字的存储问题,采用桶式移位器,使得每个时钟能处理一个码字。由于比特流中最长的码长为24 比特,故采用32 位的内部总线结构,减小了电路规模。用1.0 μm CMOS单元库进行综合,在50MHz时钟频率下工作时电路规模为6000

应用于AVS视频解码器的VLD设计

设计了一种可应用于国家标准AVS(Audio Video Coding Standard)的变字长解码器,根据码流特点进行硬件模块划分;采用桶形移位器并行解码,每个时钟解一个码字,采用Verilog语言进行设计、模拟,通过了FPGA验证。用0.18μmCMOS工艺库综合,电路规模为1.6万门左右,最高频率能够达到166MHz,可实时解码720p/1080i高清AVS码流。