堆叠封装的最新动态

文章介绍了堆叠封装的最新动态,包括芯片堆叠封装、封装堆叠封装、系统级封装、多芯片封装、堆叠芯片尺寸封装和三维封装等。文章归纳出当前堆叠封装的发展方向是:种类越来越多、市场越来越大、高度越来越薄、功能越来越多和应用越来越广等。

堆叠封装技术进展

目前电子产品正朝着高集成化、多功能及微型化方向不断发展。堆叠封装(PoP)作为一种新型3D封装技术,在兼容现有的标准表面贴装技术(SMT)的基础上能够实现不同集成电路在垂直方向上堆叠,从而能够提升封装密度,节省PCB板组装空间,缩短互连线路长度。该技术已从初期的低密度双层堆叠发展至当前的高密度多层堆叠,并在互连方式与塑封形式等封装结构及工艺上不断改进,以适应高性能电子产品的发展需求。通过对PoP上层与下层封装体结构及其封装工艺的近期研究成果进行综述,对比分析它们的各自特点与优势,并展望PoP未来发展趋势。

芯片堆叠封装耐湿热可靠性

采用Abaqus软件模拟了CPU和DDR双层芯片堆叠封装组件在85℃/RH85%湿热环境下分别吸湿5,17,55和168 h的相对湿气扩散分布和吸湿168 h后回流焊过程中湿应力、热应力和湿热应力分布,并通过吸湿和回流焊实验分析了该组件在湿热环境下的失效机理。模拟结果表明,在湿热环境下,分别位于基板和CPU、CPU和DDR之间的粘结层1和2不易吸湿,造成粘结层的相对湿度比塑封材料低得多,但粘结层1的相对湿度比粘结层2要高。吸湿168 h后,在回流焊载荷下湿应力主要集中在芯片DDR远离中心的长边上,而最大湿热应力和热应力一样位于底层芯片CPU的底角处,其数值是单纯热应力的1.3倍。实验结果表明,界面裂纹及分层集中在底层CPU芯片的边角处和芯片、粘结层和塑封材料的交界处,与模拟结果相一致。

用于先进PCB制造技术的堆叠封装技术研究

球栅阵列封装器件和芯片尺寸封装器件的研究和应用使得印刷电路板的组装密度和性能得到了提高,达到了二维组装密度的极限。但如同之前的通孔直插器件和表面贴装器件一样,它们在电学、机械、热性能、尺寸、质量和可靠性方面达到最大值。目前,3D多芯片堆叠组装正在成为未来先进印刷电路板制造工艺的发展方向。按照结构特征可把其分为芯片堆叠封装和封装堆叠封装,重点对其中成本最低、性能最先进的元器件堆叠封装技术进行了研究。

堆叠封装PoP返修工艺技术

返修是电子组装过程中不可避免的一个环节。Po P返修是一项技术性与技巧性都很强的操作,需要较高的操作技能水平和工艺控制手段。介绍了Po P器件的特点及其组装工艺技术,详细阐述了Po P器件的返修工艺技术。同时指出,返修是对PCB局部加热,往往会导致PCB上局部温度过高,因此多次高温带来金属氧化、金属间化合物的过度生长等问题也不容忽视。用科学的方法全面掌握工艺控制重点,了解返修设备与工艺材料特性,是返修成功的关键。

新型的3D堆叠封装制备工艺及其实验测试

为了满足超大规模集成电路（VLSI）芯片高性能、多功能、小尺寸和低功耗的需求，采用了一种基于贯穿硅通孔（TSV）技术的3D堆叠式封装模型。先用深反应离子刻蚀法（DRIE）形成通孔，然后利用离子化金属电浆（IMP）溅镀法填充通孔，最后用Cu／Sn混合凸点互连芯片和基板，从而形成了3D堆叠式封装的制备工艺样本。对该样本的接触电阻进行了实验测试，结果表明，100μm^2Cu／Sn混合凸点接触电阻约为6．7mΩ，高90μm的斜通孔电阻在20～30mΩ，该模型在高达10GHz的频率下具有良好的机械和电气性能。

堆叠封装技术向前发展

堆叠封装技术（package—on—package，POP）的出现只有几年的时间，但它已是手持设备市场中不可或缺的部分，并处于快速发展中，以适应更小和更薄的封装要求。就像Amkor公司的首席运营官Oleg Khaykin所强调的那样，“看来产业已经把重心压倒性地放到堆叠封装PoP技术上，而逐渐远离了堆叠封装PiP技术。”

层叠封装(PoP)组装的挑战

本文提出了一种大批量层叠封装(PoP)组装方法,这种方法利用了倒装芯片组装中已有的电子封装技术。本文讨论了多个挑战和考虑因素。许多文章[1、2、3]详细介绍了这一新型封装的要求和实例。本文将演示怎样使用自动贴装机和倒装芯片组装使用的选项,堆叠和组装这些模块。为适应底部CSP较大的球体尺寸及使用焊膏和助焊剂,对上述技术必须进行某些改动。堆叠要求的精度要高于标准SMT贴装。某些现有的SMT贴装机可以进行改进,采用相应的改动精确地高速贴装堆叠的CSP。这种方法在成本上非常有竞争力。我们还将他细分析部分测试工具的设计问题。这些测试工具是为了深入考察工艺和组装问题而研制的。

三星电子推出超薄16芯片堆叠封装

三星电子正在宣扬一种先进的封装技术，该技术能把16块芯片彼此堆叠在一起，而高度只有1．4毫米（如果可以称其为高度的话）。目前还没有把这么多的芯片堆叠在一起封装的任何直接需求，但三星电子的研究人员相信这个方法可以用来把现在常规的多芯片封装（MCP）变得更薄一点。

新型堆叠封装技术的发展：层叠封装

堆叠芯片尺寸封装（CSPs）以及极小间距焊球阵列封装（vFBGAs）已经在许多手持产品中被采用和集成。特别在移动电话方面，堆叠芯片尺寸封装（CSPs）的应用尤其在当前移动电话因新增的诸多功能对存储设备的需求中起到了降低成本，重量及尺寸的作用。另外堆叠封装芯片同样被广泛的使用在一些逻辑功能模块中。在此情形下，CSP封装内的裸芯片堆叠并且进行了晶圆级测试。最终产品的良率都在95％以上。如此高的良率及较低的失效报废成本展示了堆叠封装具有良好的经济性。

环球仪器蛇口举办堆叠封装技术研讨会

随着移动通信产品向第三代移动通信（3G）系统的进化，堆叠封装（Package on Package）技术作为一项代表未来发展趋势的高端技术，如何迎接这一新的应用挑战，成为业界关注的焦点。

环球仪器推动芯片堆叠封装技术的应用

随着移动通信产品向第三代移动通信（3G）系统的进化，业界正在探索如何实现更快数字信号处理时间和存储器响应时间，这使得小型化高密度装配在高速与高精度装配的要求变得更加关键，相关的组装设备和工艺也对先进性与高灵活性提出了更高的要求，堆叠封装（Package on Package）技术作为一项代表未来发展趋势的高端技术，如何迎接这一新的应用挑战，成为业界关注的焦点。

环球仪器推动芯片堆叠封装技术的应用

随着移动通信产品向第三代移动通信（3G）系统的进化，业界正在探索如何实现更快数字信号处理时间和存储器响应时间，这使得小型化高密度装配在高速与高精度装配的要求变得更加关键，相关的组装设备和工艺也对先进性与高灵活性提出了更高的要求，堆叠封装（Package on Package）技术作为一项代表未来发展趋势的高端技术，如何迎接这一新的应用挑战，成为业界关注的焦点。

SiP堆叠封装回流焊过程翘曲研究

SiP堆叠封装技术已经逐渐用于高密度、高性能的集成电路封装中。以SiP堆叠封装为研究对象,对回流焊堆叠工艺中封装的翘曲进行了仿真分析,研究了不同塑封厚度和塑封材料热膨胀系数对封装翘曲的影响。结果表明,在回流焊升温阶段封装整体翘曲呈现上凸变形,在回流焊降温阶段封装整体翘曲呈现下凹变形,且回流焊降温阶段封装翘曲最大。塑封厚度的增加可以减小在回流焊过程中封装产生的翘曲,而塑封料热膨胀系数的增加则会使封装翘曲变得更为严重。因此通过增加塑封厚度以及减小塑封料的热膨胀系数均可以有效减小回流焊过程中SiP堆叠封装产生的翘曲。

芯片叠层封装的失效分析和热应力模拟

通过高温高湿加速实验对双芯片叠层封装器件的失效进行了研究,观察到存在塑封料与上层芯片、BT基板与塑封料或贴片胶的界面分层和下层芯片裂纹等失效模式.结合有限元分析对器件内热应力分布进行了计算模拟,分析了芯片裂纹的失效机理,并从材料性能和器件结构角度讨论了改善叠层封装器件可靠性的方法.

叠层芯片封装元件热应力分析及焊点寿命预测

研究了温度循环载荷下叠层芯片封装元件(SCSP)的热应力分布情况,建立了SCSP的有限元模型。采用修正后的Coffin-Masson公式,计算了SCSP焊点的热疲劳寿命。结果表明:多层芯片间存在热应力差异。其中顶部与底部芯片的热应力高于中间的隔离芯片。并且由于环氧模塑封材料、芯片之间的热膨胀系数失配,芯片热应力集中区域有发生脱层开裂的可能性。SCSP的焊点热疲劳寿命模拟值为1 052个循环周,低于单芯片封装元件的焊点热疲劳寿命(2 656个循环周)。

先进的叠层式3D封装技术及其应用前景

采用叠层3D封装技术将使芯片所包含晶体管数目成倍的增加,它不但具有体积小、性能高、功耗低等优点,而且拥有无可比拟的封装效率。对其叠层3D封装的发展趋势、技术特点、技术优势、散热问题以及应用前景等几个方面进行了探讨。

封装堆叠的温度场分析和参数研究

封装堆叠(POP)装配前可对单个器件先进行测试,保证了更高的良品率,但具有更复杂的整体结构。采用有限元法,考虑了POP封装表面自然热对流条件,对实际的POP器件在工作情况下进行热传分析,并通过实验验证了计算结果的准确性。基于该计算模型,研究了POP芯片功率与顶层和底层封装最高温度差值之间的关系,并提出了POP热管理的策略。此外,进行了参数化研究,分析了关键位置不同材料热导率对POP封装温度场的影响。研究发现,印刷电路板(PCB)和底部衬底热导率的增大可以有效降低POP封装的最高温度。