基于FPGA的可变模全数字锁相环的开发与设计

针对目前电网频率与相位信息检测的主要工具锁相环,所具有的精度稳定性差与锁相速度慢、范围窄的问题,提出了一种基于FPGA的可变模全数字锁相环,其加入比例积分结构、前馈鉴频与可变模分频器,从而相比传统锁相环减少了稳态误差,锁相速度变快,中心频率可变,增加了锁相范围。文中通过建立小信号模型从理论上讨论了所设计的锁相环的性能,并在Quartus Ⅱ中基于FPGA的硬件实验验证了该锁相环的性能。实验结果表明,该锁相环具有锁相速度快、范围大、精度高的优点,锁相时间为10 us,范围为1 MHz-24.4MHz,锁相精度为0.01 us,满足电网频率检测等需要快速同步场合的需求。

数字锁相环提取位同步信号的改进与实现

传统的数字锁相环电路通过相位比较器控制添/扣门调整分频器计数脉冲从而调整相位,但每次仅能调整一步。这不能满足快速建立位同步的要求且对相位调整的步进也缺乏灵活性。提出了用可编程器件实现改进型数字锁相环的方案,使得相位比较器在判决的同时计算出分频器分频计数值误差,并用得出的误差值去补偿分频器的分频计数值。同时将分频器、添门和扣门合并为一个可以加载不同模值的可变模分频器,解决了原来数字锁相环位同步建立慢的缺点。该方法通过VHDL语言实现,并在Quartus II上验证通过,实现了位同步信号的提取。