可测试设计法提高集成电路成品率

现今,集成电路芯片设计中,门计数和复杂程度日益增加,IBM公司的专用集成电路(ASIC)的平均设计量为1.3百万门。1998年出现首次突破5百万门(随机逻辑)的设计。这种较大型设计中结构的测试更为困难。RAM、ROM、内核、数据流水线、三态总线和多时种域的高质量能力提出更高要求的测试,而设计周期又不能延长。

可测试设计法推动嵌入测试进入新阶段

面对功能更多和价格更低廉的IC的爆发性需求,半导体生产者有必要重新评估传统的测试技术,因为这一项就占用了芯片制造成本的6％～15％。一个简单的经济模式显示,测试成本由购买率决定,它是全球自动测试设备(ATE)年销售额与全球半导体器件年销售额之比,如图1所示。最近18年统计的结果表明这种百分比保持在3％～5％以内。换言之,半导体器件年销售收入的3％～5％要花在购买用于外测试的贵重设备上。购买率是指所有半导体器件的平均数而言,其中包括存储器、低档芯片和高档芯片。高档专用集成电路(ASIC)的测试设备购买率是最高的。还要考虑倍乘效应的因素,包括测试工程费、维修费和操作费用在内的至少为ATE购买费2～3倍的开支,实际上占用了半导体器件销售额的6％～15％。就芯片制造成本的百分比来说,测试费用可能更高。相对而言。