Verilog HDL语言RTL级描述的可综合性

所谓逻辑综合就是将较高抽象层次的描述自动转换到较低层次描述的一种方法 .由于Verilog HDL( Verilog Hardware Description L anguage)本身的特点 ,许多面向仿真的语句虽符合语法规则却是不能综合的 ,这在设计中必须加以避免 .同时讨论了如何写出 Verilog HDL可综合风格的 RTL( Register Transfer Level)

VHDL语言的可综合性

采用VHDL语言输入，综合工具综合的自顶向下的设计方法是当前电子设计发展的趋势。但VHDL语言本身是基于仿真，而不是专为综合而设计的，许多VHDL语言结构在综合时将会引起一系列的问题。本文详细地分析了VHDL语言的可综合性问题。

VHDL除法运算可综合性分析与除法器设计

对用VHDL语言编写除法运算的可综合性进行了分析研究,从占用资源量和计算时延两个因素综合考虑,设计了整数除法器。除法器通过被除数与除数循环相减,对减法操作的次数进行记录,以此来确定每一位上的数值。对控制模块进行了时序仿真,运算结果准确。设计的除法器除数不受2的幂次限制,当两操作数差值小或除数大于被除数时,算法实现速度快,计算结果对保留小数的位数可任意设定。

VHDL语言高级综合子集的确立及其实现方法

越来越多的高级综合系统采用或接受ＶＨＤＬ语言作为设计输入，但ＶＨＤＬ语言的语义本质是基于模拟而非基于高级综合的，许多语法现象不能或不适于进行综合．本文系统地分析了ＶＨＤＬ语言的可综合性问题，详细讨论了ＶＨＤＬ语言的各种语法现象的可综合性，并结合实际系统分析了ＶＨＤＬ语言高级综合子集的确立及实现方法．

高清电视芯片的综合优化设计

利用自动化综合工具DesignCompiler,采用Top-down的方法,对设计进行了综合,实现了HDTV芯片的设计优化。设计重点考虑了时钟安排、代码的可综合性和综合的划分。方案中利用综合工具实现对HDTV芯片的优化,延迟优化到0.11的结果达到了设计的要求。

生活质量测定方法

生活质量研究在西方兴起于60年代,它源于人们对社会生活的重新认识。传统的以经济增长为目标的发展战略虽然在相当程度上提高了人民的物质生活水平,但过分单纯地追求经济增长,导致自然资源的惊人浪费和生态环境的严重污染。经济的繁荣也没给所有社会成员带来相应的富裕,收入分配不公平和机会不均等导致贫富之间悬殊日益增大,人们的相对贫穷或者说主观上的贫穷意识在经济高速增长的社会背景衬托下也显得更加强烈,贫穷问题引起了社会各界越来越多的关注和忧虑。严峻的社会现实使人们认识到,经济增长并不等于生活质量的提高。

基于FPGA的∑-ΔD/A转换器的设计与实现

数模转换器可以将一个二进制数字量转换成与该数字量成正比的电压值,可应用于可编程电压源、波形发生器等。本文采用数字化技术,用FPGA实现了一个简单的一阶8位∑-Δ型DAC,只占用几个CLB。FPGA的速度和柔性的输出结构非常适合该DAC的实现。

SoC系统级描述语言SpecC

讨论了SoC系统描述的要求,针对这些要求指出了目前系统级描述语言的不足之处,然后分别从层次化、同步、异常处理、时序等几个方面详细介绍一种能满足SoC系统所有描述要求的系统级描述语言——SpecC语言。将SpecC语言和其它系统级描述语言在系统描述能力和可综合性等多个方面进行比较,结果表明,SpecC语言在系统级描述方面具有明显的优势。