Aptix可编程互连技术在数字电路实验教学中的应用

Ａｐｔｉｘ可编程互连技术在数字电路实验教学中的应用卢庆利（南京邮电学院２１０００３）收稿日期：１９９７０４２３如何适应电子技术突飞猛进的发展形势，不断改革实验内容，把最新的数字技术尽快地应用到学生实验中去，是数字电路实验室必须经常研究的重要课题。...

高性能可编程互连资源设计研究

传统的可编程互联结构在短距离互连上往往采用单管、中距离上有双向线,这使得在CLB中查找表(LUT)数目变大后,互连上的延迟会随线长增加而呈指数增长.本文提出了一种改进的高性能互连结构,改进了短、中和长距离互连,使得其在CLB中LUT数目增加的情况下让芯片拥有更好的互连延迟特性,通过对这种互连结构和传统的互连结构进行建模仿真并对延迟性能比较,结果显示,两倍线的平均延迟降低了21.9%、六倍线的平均延迟均降低了近21.7%,长线平均延迟降低了约4%.这种高性能互连结构应用于我们自主研发设计的FDP2009-2-SOPC芯片中,并对其互连性能进行了测试,验证了我们的思想.

适用于数据通路的可编程逻辑器件FDP100K

设计研制了一款适用于数据通路的10万门容量的FPGA器件FDP100K(FDP:FPGA for Data-Path),其主要特点为:可编程逻辑单元结构不同于国际上已有的可编程逻辑单元结构,是一种新颖的基于查询表LUT和多路选择器MUX的混合结构;连线资源结构采用新颖的层次式布线结构,提供高度灵活的布线能力.芯片采用SM IC 0.35μm CMOS工艺,包含1024个可编程逻辑单元和128个可编程IO单元.芯片配合自主开发的软件系统FDE(FPGA Development Environment)进行测试,结果表明:FDP100K芯片的可编程逻辑单元功能正常;芯片的各种连线资源功能正常;可以准确地实现数据通路型电路和其他类型的电路的功能.

新型可编程逻辑器件EPLD的应用设计

可擦除可编程逻辑器件(EPLD)是美国Altera公司于80年代中期首先推出的一类新型可编程逻辑器件.作者分析了EPLD的结构特点,介绍了EPLD器件的应用开发过程及注意事项,最后给出了一个具体应用实例.

基于SRAM编程技术的PLD核心可重构电路结构设计

CPLD相对于FPGA更适合实现时序逻辑较少而组合逻辑相对复杂的功能 ,比如复杂的状态机和译码电路等。CPLD的EEPROM编程技术不适合动态可重构的应用。本文针对CPLD的核心可编程结构 :P Term和可编程互连线 ,采用 2 5V、0 2 5 μmCMOS工艺设计了功能相近的基于SRAM编程技术的可重构电路结构。新的电路结构可以通过可编程方式有效控制功耗和速度的折衷 ,并且相对于传统的CPLD互联结构减少了 5 0 %的编程数据。在动态可重构系统中 ,采用上述新结构的PLD相对于FPGA可以更有效地实现可重构的复杂状态机和译码电路等应用。

基于互连的一种FPGA最优功耗延时积设计

为了有效地解决困扰现场可编程门阵列发展的功耗延时积问题,采用集成电路互连的分段式结构和低压摆电路,提出了一种基于互连的最优功耗延时积现场可编程门阵列设计方法.对于产生传输线效应的现场可编程门阵列互连,通过优化互连的段数,在互连最外面的输入端和输出端分别连接低压摆电路的驱动部分和接收部分,在内部的每段互连之间插入最优尺寸的缓冲部分.理论与模拟表明,用这种方法设计的现场可编程门阵列能使功耗延时积减小近一个数量级,同时较好地保持现场可编程门阵列的面积性能.

新一代BGA封装技术

本文主要介绍了 BGA 封装技术的一个分支——新一代 BGA 封装技术:略大于 IC 的载体 BGA(SLICC BGA),缩小型 BGA(m MGA),微型 BGA(μBGA),芯片尺寸封装(CSP),超级焊球阵列封装(Super BGA),混合 BGA 和现场可编程互连器件(FPID)BGA 封装技术。此类技术封装的电路特点是体积更小、成本低、优良的散热性能和电性能。

基于APTIX设备实现对数字系统的硬件加速验证

随着硬件描述语言(HDL)的发展,数字系统日趋复杂,对其进行验证需要很长时间,根据近年来的统计,对数字系统设计进行测试验证所花的时间占整个设计过程的60%以上。但是现在许多可编程逻辑器件(PLD)厂家都能够提供相关电子设计自动化(EDA)软件来完成对数字系统的快速验证,其中APTIX公司的设备是价格低、验证速度快、基于层次化和模块化的验证平台。文中以APTIX设备为开发环境,应用硬件加速验证的方法来实现对数字系统的快速验证。

Aptix System ExplorerTM使用方法初探

本文描述了AptixSystemExplorerTM硬件仿真系统两种工作方式 (MVP&Incir cuit)的基本原理及流程 ,分析了该系统的特点 ,并给出了如何利用其中的InCircuit模式实现对In tel 82 74芯片的测试 。

一种新型纳米器件逻辑纠错专用集成电路架构

新型纳米器件被视为摩尔定律极限临近情况下CMOS技术的有力补充。为克服新型纳米器件缺陷率高的问题,提出了一种基于现场可编程纳米线互连(FPNI)架构的具有自修正能力的纠错(FT)专用集成电路(ASIC)架构FT-FPNI,这种架构适用于易出错的纳米器件逻辑门电路。使用基于硬件描述语言的缺陷注入技术来仿真架构,仿真结果表明,这种架构可以100%检测缺陷和错误。为取得最小的纠错代价,需要保持尽可能小的单元阵列尺寸。Hspice软件仿真结果表明,碳纳米管或非(NOR)门输出延迟为2.89 ps,平均功耗为6.748 pW,与现有CMOS技术相比功耗降低2个数量级。