基于SRAM编程技术的PLD核心可重构电路结构设计

CPLD相对于FPGA更适合实现时序逻辑较少而组合逻辑相对复杂的功能 ,比如复杂的状态机和译码电路等。CPLD的EEPROM编程技术不适合动态可重构的应用。本文针对CPLD的核心可编程结构 :P Term和可编程互连线 ,采用 2 5V、0 2 5 μmCMOS工艺设计了功能相近的基于SRAM编程技术的可重构电路结构。新的电路结构可以通过可编程方式有效控制功耗和速度的折衷 ,并且相对于传统的CPLD互联结构减少了 5 0 %的编程数据。在动态可重构系统中 ,采用上述新结构的PLD相对于FPGA可以更有效地实现可重构的复杂状态机和译码电路等应用。

一种新型纳米器件逻辑纠错专用集成电路架构

新型纳米器件被视为摩尔定律极限临近情况下CMOS技术的有力补充。为克服新型纳米器件缺陷率高的问题,提出了一种基于现场可编程纳米线互连(FPNI)架构的具有自修正能力的纠错(FT)专用集成电路(ASIC)架构FT-FPNI,这种架构适用于易出错的纳米器件逻辑门电路。使用基于硬件描述语言的缺陷注入技术来仿真架构,仿真结果表明,这种架构可以100%检测缺陷和错误。为取得最小的纠错代价,需要保持尽可能小的单元阵列尺寸。Hspice软件仿真结果表明,碳纳米管或非(NOR)门输出延迟为2.89 ps,平均功耗为6.748 pW,与现有CMOS技术相比功耗降低2个数量级。