一种宽分频比范围的可编程分频器

提出了一种改进的宽分频比范围可编程分频器,支持对分频数和占空比的编程设置。该结构由改进的可编程下行异步计数器和脉冲二分频器组成,采用置数自释放结构和"时间裕度借用"方法,将关键路径延时容忍度增大了一个时钟周期。提出的分频器采用0.13μm CMOS工艺进行设计与流片,版图尺寸为38.5μm×66.2μm。流片后的测试结果表明,该分频器的分频比范围为2~1 022,在分频比为m的条件下,占空比可从1/m调节至(m-1)/m。在全分频范围内,工作速度可达1.85GHz,功耗小于0.82mW。

应用于GPS频率综合器的可编程分频器的设计

设计了应用于全球定位系统（GPS）1．2GHz频率综合器中的可编程分频器。该分频器可实现600-700范围的分频比，并利用改进的均匀分频算法使分频输出波形的占空比更加理想。设计采用SMIC 0．18μm CMOS工艺标准单元的半定制设计方法，按照标准数字集成电路设计流程进行设计，包括Verilog代码编写、逻辑综合、版图规划、布局布线、后端时序仿真分析等过程。该可编程分频器模块已采用SMIC 0．18μm CMOS工艺进行流片，核心芯片面积为115μm×115μm。测试结果表明，通过控制芯片预置逻辑，分频器能与控制端口相匹配，完成分频功能，实现了预期结果。

MC44802作为高速可编程分频器的应用

给出了利用ＭＣ４４８０２作为高速可编程分频器的设置方法和编程实例。

0.18 μm CMOS高集成度可编程分频器的设计

采用标准0.18μm CMOS工艺,提出了一种高集成度可编程分频器。该电路所采用技术的新颖之处在于:基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,从而大大提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更紧凑。仿真结果表明,在1.8 V电压、输入频率Fin=1 GHz的情况下,可实现任意整数且步长为1的分频比,相位噪声为-173.1 dBc/Hz@1 MHz,电路功耗仅为9 mW。

可编程分频器的实现

在研制电力线载波数字复接器时,为了能确保系统稳定工作,必须要有性能可靠的时钟电路,因此利用同步MODEM本身产生的时钟,便是最佳的选择方案,但MODEM在外部14.4kHZ时钟训练结束后,随着连接速率的不同,而产生28.8k、24k、19.2k、14.4kHZ四种不同的时钟。电力线载波数字复接器的功能是同时复用3路话音和4路数据,它的复用速率为9.6kHZ,如何利用以上4种时钟产生稳定的9.6k时钟,就需要一个可编程分频器,尽管器件手册上推荐了诸如74HC292、74HC294等类型的可编程芯片,但由于均是冷门芯片,市场上很难买到,因此利用最常见的74Hc161带异步清除的计数器设计了性能完善的可编程计数器。 我们知道28.8k、24k、19.2k、14.4k这四种时钟和9.6k的关系很难确定,难以产生9.6k时钟,因此要先对这些时钟进行倍频处理,倍频电路的核心是CD4046锁相环芯片,加上用74HC393生成的4分频电路构成,之所以采用4分频,是考虑到在分频后要得到的是对称方波,要是用奇数分频则得到的是不对称方波。具体电路图如下所示: MODEM产生的时钟信号从上图的IN端子进入。

应用于频率合成器的宽分频比CMOS可编程分频器设计

提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构,可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合（SCL）逻辑结构的模拟电路实现,相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时,对可编程分频器中的检测和置数逻辑做了改进,提高分频器的工作频率及稳定性。最后,采用TSMC的0.13μm CMOS工艺,利用Cadence Spectre工具进行仿真,在4.5 GHz频率下,该分频器可实现200515的分频比,整个功耗不超过19 mW,版图面积为106μm×187μm。

0.18μm CMOS PLL频率综合器中可编程分频器的设计与实现

介绍了用于WLAN802.11a收发信机的PLL频率综合器中可编程分频器的设计。基于ARTISAN标准单元库对可编程分频器进行了设计,详细介绍了自定义线负载模型、版图规划、时钟树综合、布局布线、静态时序分析等VLSI设计流程,并通过前端和后端设计的相互协作对电路进行了反复优化。最后给出了可编程分频器的后仿真结果、芯片照片和测试结果,芯片内核面积1360.5μm2,测试结果表明设计符合要求。

一种宽分频范围的CMOS可编程分频器设计

设计了一种基于双模预分频的宽范围可编程分频器。对预分频器的逻辑电路进行了改进,提高了最高工作频率,同时,引入输入缓冲级,增加了低频时分频器的输入敏感性。基于Chartered 0.25μm厚栅CMOS工艺,在SpectreRF中仿真,分频器可在50MHz～2.2GHz频率范围正常工作。流片测试结果表明,该分频器可正常工作在作为数字电视调谐芯片本振源的PLL中,对80～900MHz的VCO输出信号,实现256～32767连续分频。

高速CMOS可编程分频器的研究与设计

本文通过对CMOS可编程分频器原理的分析与研究,提出了一种新的可实现任意分频的可编程分频器结构,这种结构大大提高了可编程分频器的输入带宽,同时功耗不大,抗干扰能力强,可适用于锁相环、频率综合器的设计中。该设计在宏力CMOS0.18um工艺下通过仿真和验证,输入频率可以达到3.3GHz。

一种ECL高速可编程分频器

本文介绍了一种ＥＣＬ高速可编程分频器的逻辑设计、电路设计、温度补偿设计、版图设计及研制结果。采用４μｍｐｎ结双埋层对通隔离ＥＣＬ工艺技术制作的可编程分频器，其最高工作频率达１００ＭＨｚ以上，工作温度范围为－５５～＋１２５℃，分频模数在１～６４之间任意自然数连续可变。

一种0.18μm CMOS可编程分频器的设计

采用标准0.18μm CMOS工艺,设计了一种可编程分频器。基于基本分频单元的特殊结构,对除2/除3单元级联式可编程分频器的关键模块进行改进,将普通的CML型锁存器集成为包含与门的锁存器,提高了电路的集成度,有效地降低了电路功耗,提升了整体电路速度,并使版图更为紧凑。后仿真结果表明,在1.8V电源电压,输入频率fin=1GHz的情况下,可实现任意数且步长为1的分频比,相位噪声为-173.1dBc/Hz@1 MHz,电路功耗仅为9mW。

高速低功耗自适应可编程分频器

在约翰逊计数分频器的基础上,设计了一款双级结构分频器,采用系数自适应分配技术,显著提升了分频器的工作频率,并有效降低功耗。基于45nm CMOS工艺进行仿真,结果表明:该分频器最高工作频率可达8GHz,在1GHz时,49分频的双级可编程分频器功耗仅为63μW,在8GHz时,功耗为312μW。与典型的约翰逊结构相比,双级分频器工作频率可提升1.6倍,在分频器系数设置为6时,最大功耗优化比达到51.82%。

基于VHDL的可编程分频器在波形发生器中的应用

介绍了基于VHDL的可编程分频器在波形发生器中的应用的方法,利用这一方法,可使波形频率在大范围内变化。

可扩展分频比范围的射频可编程分频器设计

介绍了一种可扩展分频比范围的射频可编程分频器,该电路包括输入放大器、前置2分频电路、4级除2/除3分频单元和15位可编程计数器。该分频器应用于频率合成器中,采用0.35μm BiCMOS工艺实现,电源电压3.3V,电源电流80mA。射频输入12GHz时灵敏度-10~10dBm。分频比从16到219-1可调。

一种用于高频频率合成器的低功耗可编程分频器

介绍一种应用于高频频率合成器的低功耗可编程分频器。分频器由双模前置分频器及数字可编程分频器构成。提出一种新的相位开关技术,并基于此技术设计了16/17双模前置分频器,模块结构简单,可工作于吉赫兹频段。数字部分采用一种优化算法,使得其输出模式控制信号可直接控制双模前置分频器的分频比,简化了整体电路结构,提高了电路工作速度。设计基于SMIC0.18μm1P6M RF CMOS工艺实现,后仿真结果表明,电路工作频率最高可达3GHz,在1.8V供电电压、1.4GHz工作频率时,双模前置分频器的功耗仅为1.8mW。

一种由多级2/3分频单元级联而成的通道可编程分频器设计

介绍了一种由多级2/3分频单元级联的可编程分频器,可应用于扇出缓冲器的通道中。分频器采用0.18μm BiCMOS工艺实现。分频器的电源电压为3.3 V,分频比支持1、3、5以及4~4094的所有偶数分频,且所有分频输出信号的占空比为50%。

应用于26 GHz-41 GHz频率综合器的高速可编程分频器的设计

毫米波频率综合器中的重要模块之一高速可编程多模分频器,它主要用于对VCO的输出信号进行分频从而获得稳定的本振信号,它的性能影响整个毫米波频率综合器性能。本文设计的一种高速、低功耗、分频比可变的分频器具有非常重要的意义[1]。根据26 GHz-41 GHz硅基锁相环频率综合器的系统指标,本文基于TSMC 45nm CMOS工艺,设计实现了一种高速可编程分频器。本文采用注入锁定结构分频结构实现高速预分频,该结构可以实现在0 d Bm的输入功率下实现25 GHz-48 GHz的分频范围、最低功耗为:2.6 m W。基于脉冲吞咽计数器的可编程分频器由8/9双模分频器和可编程脉冲吞咽计数器组成。其中8/9双模分频器由同步4/5分频器和异步二分频构成,工作频率范围10 GHz-27 GHz,最低输入幅度为:300 m V,最低功耗为:1.6 m V。可编程吞咽计数器采用改进型带置数功能的TSPC D触发器,该可编程分频器的最大工作范围:25 GHz;最小功耗为:363μW。本文设计的高速可编程多模分频器,可以实现32-2 062的分频比;当工作于28 GHz时,相位噪声小于-159 dBc/Hz。动态功耗为5.2 m W。

应用于DVB-T的0.18μm CMOS工艺数字可编程分频器芯片设计

介绍了用于DVB-T(地面数字视频广播)收发机的频率综合器中可编程分频器的设计。该分频器可实现926～1387范围的分频比,并用改进的分频算法使分频输出波形的占空比更加理想。本设计采用SMIC0.18μmCMOS工艺标准单元的半定制设计方法,按标准的数字集成电路设计流程进行设计,包括Verilog代码编写、逻辑综合、版图规划、布局布线、后端时序仿真分析等过程。后仿真结果表明该分频器功能正确,分频范围宽,利用改进的分频算法改善了分频输出波形的占空比。

输出脉冲对称的可编程分频器

可编程分颇器是一种应用广泛的器件。但是目前市售的各种器件,其分频输出脉冲的宽度一般是固定不变的,当选择不同的分频比时,输出脉冲的占空比就会随着频率的变化而改变,不能得到对称的输出波形(即占空比为50%)。本文介绍用可变长度移位寄存器MC14557组成的可编程分频器。它的特性是:无论分频比为任何整数(2～∞),只要输入时钟脉冲的占空比为50%,输出脉冲的波形就始终保持对称。在实际使用中,固定输入时钟脉冲的频率、改变分频比。