一种可编程实现的Ramanujan和计算方法(英文)

广泛应用在数学领域的Ramanujan和正在信号处理领域和通信领域获得越来越多的关注。使用传统的数学公式进行Ramanujan和的计算方式因涉及因数分解而不适用于硬件实时生成。本文仅使用余弦函数和四则基本运算,使Ramanujan和的计算方法可以在FPGA程序中实现。文中给出了简化的证明,并对余弦函数值的采样点数和量化位数对Ramanujan和的影响进行了探讨。

基于现场可编程门阵列的Camellia加密算法实现

为提高Camellia加密算法的灵活性,提出一种新的Camellia加密算法实现方法。通过改进Camellia算法的实现架构,在资源占用和数据吞吐率两个方面做到平衡折中。采用优化的紧凑型结构,在复用架构的同时,适当添加寄存以提高数据吞吐率。仿真结果表明,该方法资源占用比全流水结构减少70%,与紧凑型结构方法相比,数据吞吐率提升4倍。

一种CORDIC算法的FPGA实现

在数字化中频接收机中,为了实现相干解调,接收端的数控振荡器需要产生一个本地相干载波,其频率和相位必须与发送端载波的频率和相位严格保持一致,因此需要用到arctan函数计算相位差。研究了一种基于CORDIC算法计算arctan函数的方法,提出了基于CORDIC算法实现arctan函数运算的硬件流水线实现结构,并在芯片上进行仿真实现,仿真结果表明,其输出误差较小,与理论值基本一致,利用其可实现数字载波同步中鉴相、鉴频功能。

椭圆曲线加密体制的双有限域算法及其FPGA实现

提出一种支持椭圆曲线加密体制的双有限域算法。该算法可以同时完成素数域和二进制域上的运算,并且模数p和取模多项式可以任意选取。提出了椭圆曲线加密体制运算单元的设计方法,此运算单元可以同时完成素数域和二进制域上的所有运算,包括加法、减法、乘法、平方、求逆和除法。此外,描述了椭圆曲线加密体制的FPGA实现,最终的电路可以对任意长度密钥进行加密,并且支持素数域和二进制域上的任意椭圆曲线。

高阶QAM信号盲均衡算法及其FPGA实现

针对高阶QAM信号的盲均衡问题,提出一种将广义多模算法(GMMA)与判决引导(DD)算法相结合的混合型盲均衡算法GMMA-DD。该算法融合GMMA算法与DD算法的优势,采用均方误差控制2类误差信号在总误差信号中所占的比例,从而提高高阶QAM信号的盲均衡性能。为便于现场可编程门阵列(FPGA)实现,对GMMA-DD算法进行改进,以降低算法复杂度、节省硬件资源。在FPGA上采用串行结构,以流水线的方式设计并实现该算法。实验结果表明,该盲均衡器能够较好地完成对高阶QAM信号的均衡。

基于现场可编程逻辑门阵列的新型混沌系统实现

构建了一个新的五维变形蔡氏系统,通过数值仿真,分析平衡点的稳定性、分岔图和Lyapunov指数谱,研究系统特有的基本非线性动力学行为,还分析了改变不同参数时系统动力学行为的变化.基于混沌系统的数值仿真分析以及数字化处理技术,将五维变形蔡氏系统状态方程进行离散化处理,并根据IEEE-754标准和模块化设计理念构建出实现混沌系统变量运算关系的基本模块,进一步利用现场可编程逻辑门阵列硬件平台实现了五维变形蔡氏系统的混沌吸引子.研究结果表明,新五维变形蔡氏系统具有新的混沌动力学行为,并通过硬件证实了新系统的存在性和物理上的可实现性.

多通道并行TD-LTE小区搜索架构设计与FPGA实现

移动终端通过小区搜索完成与网络的接入工作。为了更快地完成时分长期演进(time division long term evolution,TD-LTE)系统小区搜索过程,与传统数字信号处理(digital signal processing,DSP)串行模式对比,从速度和面积两方面综合考虑,提出一种基于现场可编程门阵列(field programmable gate array,FPGA)的多通道并行小区搜索架构。主要工作集中在小区搜索整体方案设计和FPGA硬件实现上,在算法上对整个小区搜索算法架构进行了改进,同时根据硬件需求,利用以时钟换取速度的思想对FPGA硬件实现架构进行了优化。采用多通道并行高速乘法器进行序列相关检测和动态门限配置的方法,大大缩短了TD-LTE小区搜索的处理时间。并以Altera的EP4SGX230KF40C2芯片作为硬件平台进行了Modelsim功能仿真、板级验证等工作。实验结果表明,该设计方案的处理速度和数据精度均满足TD-LTE系统测试要求,性能远优于传统的DSP架构模式,可以应用到实际工程中。

一种改进的CCK调制解调方案与FPGA实现

提出了一种新的802.11b无线局域网物理层调制解调方法,可以把传输速率提高到17.6Mbit/s.基于多相位补偿码理论,给出了16bit补偿码的表达式和在加性高斯白噪声信道下的性能分析.计算机仿真结果表明,16bit补偿码比802.11b标准中8bit补偿码具有更好的性能.最后给出了解码的FWT(fastWalshtransform)算法以及调制解调系统的现场可编程门阵列(FPGA)硬件实现.

开关超混沌系统及其电路实现

提出一个开关超混沌系统,通过2个开关函数控制不同超混沌子系统之间的切换。分析开关超混沌系统的对称性、耗散性、平衡点、稳定性、分岔图和Lyapunov指数图等动力学特性。采用FPGA技术对该系统进行硬件实现,其电路实验结果与数值仿真结果相同。

一种基于费马模数的RLWE加解密电路及其FPGA实现

随着量子计算机的发展,传统加密算法受到严重的威胁。为了对抗量子攻击,同态加密技术引起了关注,其中环错误学习(RLWE)的加密方案具有加密效率高、硬件实现简单等优点,在硬件加密上具有巨大的潜力。本文提出并实现了一种RLWE加解密电路,采用了费马数变换、访存优化和分时复用等方法。实验结果表明,在同等安全参数集下,所提出的RLWE加解密电路的硬件资源效率分别可达到6.01和12.03。

一种高性能R-LWE格加密算法的电路结构及其FPGA实现

随着量子计算机的发展,传统的公钥加密方案,如RSA加密和椭圆曲线加密算法(Ellipticcurve cryptography,ECC)受到了严重威胁。为了对抗量子攻击,基于格的密码学引起了关注,其中环错误学习(Ring-learning with error,R-LWE)格加密算法具有电路实现简单、抗量子攻击等优点,在硬件加密领域具有极大的应用潜力。本文从硬件应用的角度,提出并实现了一种R-LWE加密方案中多项式乘法的并行电路结构,采用了数论转换(Number theoretic transforms,NTT)方法,并使用了两个并行的蝶形运算单元。结果表明在增加较少硬件资源的情况下,本文设计的算法提升了42%的运算速度。

基于FPGA的频偏估计算法实现

在OQPSK调制的数字无线通信系统中,利用时域自相关算法进行频偏估计时需要进行大量自相关运算,导致运算复杂度较高。针对该问题,对基于相邻接收信号自相关函数相位差的频偏估计算法进行优化,提出一种适合现场可编程门阵列(FPGA)实现的硬件方案。通过对三口RAM读地址的控制进行数据连接实现串行运算,节省了大量硬件资源。使用加减运算对滑动自相关运算进行改进,降低了运算复杂度。对整个系统进行时序仿真验证,结果表明,FPGA实现的频偏估计结果接近于真实值,证明了方案的可行性及算法的正确性。

准循环LDPC码低存储量译码器设计与实现

研究了准循环低密度奇偶校验(quasi-cyclic low density parity check,QC-LDPC)码及最小和译码算法,设计了合理的非均匀量化译码方案。充分利用准循环LDPC码校验矩阵的准循环结构特点,设计了一种低存储量准循环LDPC码的译码结构,详细描述各部分组成及功能。基于最小和译码算法及非均匀量化方案,给出了纠错性能的模拟测试结果。按照该译码结构在Xilinx公司的XC3S2000器件上实现了码长为9216、码率为1/2的准循环LDPC码译码器。FPGA(field programmable gate array)实现结果表明,与传统译码结构相比,该译码结构可节省约30%的存储空间,在性能与实现复杂度间取得了较好的平衡。

基于System Generator的距离拖引干扰实现方法

在干扰系统的设计中,需要快速产生干扰信号和修改干扰参数以应对复杂的电磁环境。介绍了距离拖引干扰的原理及其现场可编程门阵列(FPGA)实现方法,并在此基础上阐明了基于System Generator的干扰模块的构造及验证方法。利用System Generator进行干扰系统的开发具有使用方便、可扩展性强等优点,克服了从抽象算法到可靠硬件电路跨领域的困难,节省了开发时间,并降低了设计出错的概率。测试结果证明,System Generator非常适合距离拖引干扰的FPGA实现。

一个新的Rsslor超混系统的设计及实现(英文)

该文通过在Rsslor超混沌系统中引入一个反馈控制得到了一个新的四维自治超混沌系统。该系统的基本特性可以通过分岔分析和Lyapunov指数分析得到验证。并构建了一个模拟电路,通过示波器可观察该超混沌系统的吸引子。此外,FPGA技术也被应用到该连续超混沌系统数字化上。由FPGA产生的数字序列和通过D/A转换得到的吸引子可通过实验设备观察到。

一种抗弱曲线故障攻击的SM2数字签名算法设计

SM2数字签名算法是中国版的椭圆曲线数字签名算法,尽管该算法的设计在数学理论是安全的,但在算法的具体实现时却容易遭受物理攻击。因此,加强SM2数字签名算法在实现过程中的抗攻击性具有重要意义。本文基于故障感染思想提出了一个针对SM2数字签名算法的抗故障攻击策略,通过改变算法中的标量运算操作,使得算法遭受攻击后故障将在签名过程中扩散,从而破坏攻击者利用错误签名快速检索签名私钥的条件。实验结果表明,此防御策略不仅可以抵御弱曲线故障攻击,还可以防御弱曲线故障和二次故障注入的结合攻击。此外,本文还将椭圆曲线算法中常用点检测抗故障攻击策略和本文提出的故障感染防御策略都在现场可编程逻辑列阵上实现,对两种策略的硬件面积开销、单次签名时间开销进行比较,结果显示,本文提出的策略在硬件性能上比基于点检测的策略更优越。

基于FPGA的主动噪声控制系统设计

基于主动噪声控制(ANC)系统中FxLMS改进算法,提出一种新的现场可编程门阵列(FPGA)硬件实现结构。结构通过运用状态机产生的控制信号来控制ANC系统各个模块的运行,并为了加快误差信号的收敛速度采用了并行的链接方式。该FxLMS改进算法结构采用Altera QuartusII开发平台设计和综合,在Altera DE2提供的Cyclone II FPGA开发板上实现。仿真结果表明:在Altera Cyclone II硬件实现中仅使用了22个嵌入式乘法器中和6%的逻辑单元,并且ANC系统的降噪性能和收敛速度都得到了提高。

数字化能谱获取中梯形成形研究

在数字化能谱采集系统中,往往需要添加适当的脉冲成形算法对数字化核信号进行处理,以提升系统能量分辨率等指标。梯形成形算法因具有实现简单、成形脉冲窄等诸多优势而得到广泛的应用。从探测器输出的脉冲信号进行数学模型建立及简化出发,对信号模型的梯形成形算法进行分析讨论,并利用Simulink在现场可编程逻辑门阵列(Field-Programmable Gate Array,FPGA)上实现并改进梯形成形算法,通过实验测试了成形算法的可行性及其在能谱测量过程中对能量分辨率的提升。

一种高性能多模式可配置SIMON加密电路设计

文章设计了一种用于物联网(Internet of Things,IoT)安全的多模式SIMON轻量级数据加密电路,采用Verilog HDL描述。为保证IoT场景多样化的加密性能需求,设计实现了支持输出反馈(output feedback,OFB)及计数器(CTR)分组迭代方式且分组和密钥长度可变的SIMON算法加密电路。整个电路利用数据路径复用方法减小硬件开销并基于现场可编程门阵列(field programmable gate array,FPGA)平台进行验证。测试结果表明,仅支持10种配置的加密电路最大频率为350 MHz,消耗245个Slices,最大吞吐率为658.8 Mb/s,在扩展OFB和CTR后,消耗Slices仅提升19.6%。

Real-Time Upstream Services Demonstration in Orthogonal Frequency Division Multiplexing- Passive Optical Network System

Abstract： Real-time digital service and mul- timedia service upstream transmission in Dig- ital Signal Processing （DSP）-based Orthogo- nal Frequency Division Multiplexing-Passive Optical Network （OFDM-PON） is experimen- tally demonstrated with Centralised Light Sou- rce （CLS） configuration in this paper. After transmitted over 25 km Standard Single Mode Fibre （SSMF） with -16.5 dBm optical power at receiver, the Bit Error Rate （BER） is 9.5 ×10^-11. The implementations of digital domain up-conversion and down-conversion based on Field Programmable Gate Array （FPGA） are int- roduced, which can reduce the cost of In-ph- ase and Quadrature （IQ） radio frequency mix- ers utilised at transmitter and receiver. A car- rier synchronization algorithm is implemented for compensating carrier offset. A channel eq- ualization algorithm is adopted for compen- sating the damage of channel. A new structure of Frequency Synchronization Unit （FSU） des- igned in FPGA is also proposed to cope with the frequency shifting at receiver.