可编程延迟线相干干扰源

拖距、拖速二维相干欺骗干扰是对抗PD雷达相关处理的有效技术.由于可编程延迟线是线性网络,在改变延迟过程中,输入、输出的载频不变,能始终保持脉冲的相参性.利用超外差原理对可编程延迟线输出信号同步移频,拖速效果更好,对脉压信号进行延迟拖距,更具有独特的优点.

可编程器件在纳秒级多通道数字延迟/脉冲发生器中的应用

研制了用于飞行时间质谱仪 (TOF)的多通道数字延迟 /脉冲发生器系统。介绍了复杂可编程器件(CPLD)和可编程数字延迟线 (AD95 0 1)在系统中的应用。讨论了高速数字系统中的定时误差问题。该系统的延迟分辨率达 1ns,脉冲宽度分辨率为 10 0ns。

基于CPLD和DS1020的多道数字延迟脉冲发生器

讨论了一种可用于飞行时间质谱仪(TOF)的小型多通道时序系统,研制一种新型高精度的可编程数字延迟/脉冲发生器。采用单片机(MCU)作为微控制器,通过可编程逻辑器件(CPLD)和可编程数字延迟线(DS1020)产生所需脉冲,介绍了高速数字系统中的定时误差问题。该装置可同时输出7路脉冲,延迟分辨率最低可达0.15 ns,脉冲宽度分辨率为10 ns,可以采用外同步触发方式完成多台设备级联控制。

基于级联步进延时的顺序等效采样方法及实现

为提高顺序等效采样率,提出基于级联步进延时的顺序等效采样电路及采样方法。采用可编程延迟线、可编程延迟芯片和现场可编程门阵列(FPGA)等实现采样时钟信号步进延时:利用FPGA控制可编程延迟线和可编程延迟芯片的延时步长和总延时;利用可编程延迟线的粗延时和可编程延迟芯片的细延时相互结合,达到对采样时钟信号进行高精度、大范围的步进延时的目的,实现最小延时步长10 ps、总延时达到512 ns该方法可以广泛应用于顺序等效采样系统。

FROPUF:从基于FPGA的震荡环PUF中提取更多的熵

FPGA平台上基于振荡环的物理不可克隆方法(Ring Oscillator based Physically Unclonable Function,以下简称RO PUF)以其简洁的架构和优良的属性而备受青睐。但是常用的RO PUF结构只能通过比较一对振荡环的频率,从两个振荡环里提取到1比特的熵。在很多应用中,尤其是基于PUF技术的密钥生成和随机数生成中,PUF响应能够保证提供足够的熵至关重要,为此,RO PUF需要部署大量的振荡环从而会消耗更多的资源。硬件资源利用率的低下极大限制了RO PUF的应用范围,尤其是资源受限的情景。针对这个问题,我们提出了一种简洁高效的方法,通过利用可编程延迟线(Programmable Delay Line,PDL)对延迟路径的精细控制,可以从每个振荡环中提取到相当于目前最优方案6倍的熵。我们将这种新型RO PUF结构命名为深度RO PUF(Further RO PUF)。本文不仅详细介绍了如何利用从实现振荡环的查找表(Look Up Table,LUT)中推导出的潜在随机变量,还展示更深层的制造差异变量是如何通过类似于高阶差分算法来提取的。除此之外,我们还建立了模型进行仿真并在Xilinx Virtex-6和Zynq-7000系列评估板上进行了实验,通过展示仿真和实验结果的一致性来证明我们所提出方法的有效性和正确性。

激光测距仪时序发生器设计

以提高测距精度为目的,研究激光测距仪内部时序模块,对影响激光测距仪测距精度的因素进行分析。使用以外部延迟链芯片作为延迟线的方法,设计并制作了时序发生器的现场可编程门阵列(FPGA)开发板。测试结果表明,所设计的时序发生器能够实现11 ps的时序分辨率与最大600 Mbit/s的数据速率,达到了预期的目的。

基于比特自检SR-Latch PUF与纠偏算法的密钥生成

首先提出了一种动态自检SR-Latch PUF(SR锁存物理不可克隆函数)结构,在SR-Latch PUF中引入PDL附加延迟线来检测SR-Latch PUF单元内部信号偏差的大小,从而检测并标记出可靠的PUF单元;其次提出了一种基于可靠性置信信息的去偏算法,将不可靠的PUF单元引入经典冯诺依曼算法的去偏过程中,改善PUF响应的偏置特性并提升了PUF的利用率;最后综合利用可靠性动态自检SR-Latch PUF、去偏算法设计了一个密钥产生电路.FPGA验证结果表明:与现有技术相比,本方案中密钥生成的错误率可以达到1×10-9,硬件开销降低了约30%.提出的去偏算法比现有算法的PUF利用率提升了32%,通过消除辅助数据的熵泄露提升了密钥的整体安全性.

基于FPGA的低开销强TERO PUF设计与实现

瞬态效应环形振荡器物理不可克隆函数(TERO PUF)作为一种新型的物理不可克隆函数(PUF)电路,可以解决目前主流的环形振荡器物理不可克隆函数(RO PUF)存在的频率锁定问题.但现有的TERO PUF生成的激励响应对数量有限,并且其输出易受环境影响而不可靠.为此,提出了一种低开销和高可靠的基于比特自检的强TERO PUF (BST-STPUF),其中N级的结构就可以产生3×2^(2N)比特响应.该结构在传统TERO单元的每一个反相器之间都插入了一个2选1的多路选择器,以控制逆变器的选择,进而生成指数级别的激励响应空间,通过使用可编程延迟线来降低开销.其次,通过使用比特自检的方法实时动态检测PUF响应的可靠性,提取可靠的响应.最后,引入Pico PUF对激励响应对模糊化处理,增加建模攻击的难度.现场可编程门阵列(FPGA)的实验结果表明:一个14级的BST-STPUF仅使用145个查找表(LUTs)就可以产生3×2^(28)比特响应,硬件开销大幅降低,同时响应输出的比特错误率可以减小到1×10^(-8)以下,具有良好的性能.