基于可逆触发器的可逆移位寄存器设计方法

为了进一步提高可逆时序逻辑电路设计方法的通用性和改善可逆电路性能指标,以可逆主从D触发器为基本单元,通过将时钟信号及垃圾位信号级联再利用,提出了一种可逆串行移位寄存器优化设计方案。在此基础上,通过目标函数构造及变换构建带有移位控制的单元模块,设计了满足串行输入串/并行输出功能的n位可逆双向移位寄存器。设计结果表明,采用方法所设计的可逆移位寄存器具有较优的性能指标,且对于双向移位寄存器综合具有较好的通用性。

一种功能可配置的可逆触发器设计

不同于以往一种可逆触发器电路只能实现单一的D,T或JK触发器功能,本文在提出的3种触发器统一的次态方程基础上,设计了功能可配置的可逆单边沿和双边沿触发器.通过对输入变量的设置,提出的可逆触发器电路分别具有D,T或JK触发器逻辑功能,并能实现异步置数.提出的可逆触发器用Verilog硬件描述语言建模并用Modelsim软件仿真验证逻辑功能的正确性.相比于已有的单一功能可逆触发器,本文的可逆触发器在增加有限量子代价的基础上用单一电路实现3种不同触发器功能和异步置数.