一种可重构体系结构用于高速实现DES、3DES和AES

可重构密码芯片提高了密码芯片的安全性和灵活性,具有良好的应用前景.然而目前的可重构密码芯片吞吐率均大大低于专用芯片,因此,如何提高处理速度是可重构密码芯片设计的关键问题.本文分析了常用对称密码算法DES、3DES和AES的可重构性,利用流水线、并行处理和可重构技术,提出了一种可重构体系结构.基于该体系结构实现的DES、3DES和AES吞吐率在110MHz工作频率下分别可达到7Gbps、2.3Gbps和1.4Gbps.与其他同类设计相比,本文设计在处理速度上有较大优势,可以很好地应用到可重构密码芯片设计中.

核心循环到粗粒度可重构体系结构的流水化映射

粗粒度可重构体系结构为数据密集型应用提供了灵活性和高效的解决方法,而应用中的核心循环消耗了程序的大量执行时间,满足核心循环在CGRAs上实现的性能/开销的严格约束仍旧是个重大难题.针对已有工作在研究映射核心循环到CGRAs上的不足,文中提出一种新颖的核心循环自动流水映射到粗粒度可重构体系结构上的方法.文中形式化了核心循环到CGRAs的流水映射问题,阐述了CGRAs的资源共享和流水方法,定义了其循环自流水CGRAs体系结构模板,并给出核心循环流水映射方法.实验结果表明,与已有的先进的方法相比,文中方法的资源占用率降低16.3%、吞吐量提高169.1%.

可重构体系结构的特征及应用

文章介绍了可重构体系结构的概念、特征和应用。着重介绍了可重构体系结构的分类及其适用领域，可重构计算系统的总体结构特征和可重构处理单元RPU的结构特征，对基于FPGA的可重构系统和其他可重构系统进行了比较，并总结了当前可重构体系结构的优点以及存在的问题。

基于流水线技术的可重构体系结构的研究与设计

目前,FPGA动态可重构技术大部分基于常规的SRAM FPGA平台,其主要的应用还停留在静态系统重构。真正意义上的动态重构系统由于其功能的连续性会受到重构时隙的影响,还处于研究阶段。重构时隙是实现动态重构系统的瓶颈问题。利用流水线技术和可重构技术,提出了一种动态可重构体系结构;采用AES算法对其进行仿真验证。结果表明,该结构有效地解决了动态重构系统中的重构时隙问题,可很好地应用到高速可重构体系结构设计中。

演化硬件及面向演化的VLSI可重构体系结构设计

演化硬件在环境适应性和可靠性设计上具有潜在的巨大优势。文章介绍了数字和模拟电路演化综合的原理和步骤,几类典型的演化硬件平台及其局限性,重点讨论了面向演化的VLSI可重构体系结构,最后提出了这一新兴研究领域面临的一些问题及解决方法。

关键循环到粗粒度可重构体系结构的存储感知映射

针对已有工作面向粗粒度可重构结构(CGRA)研究循环映射的不足,提出一种新颖的存储感知的关键循环映射方法 MALP。该方法定义RCP_CGRA体系结构模型并阐述关键循环到CGRA的映射问题,通过引入结合数组分簇的多面体数据域划分方法进行循环存储分析,根据分析结果,结合体系结构资源约束实现了循环的有效映射。实验结果表明,与已有的方法相比,MALP方法能够快速分析存储需求并有效降低循环映射的资源占用率,提高数据吞吐量,进一步提升了CGRA上循环映射的性能。

一种可重构体系结构的声码器ALU设计

文章介绍了采用可重构体系结构的TR600语音编解码器中的ALU设计。重点讨论了ALU的资源部件、数据通路、指令及在设计中的平衡规则。该ALU采用VHDL语言描述,经过仿真、综合和FPGA验证后,完全符合设计要求。

基于杀伤链感知的动态可重构作战体系结构

本文根据马赛克战条件下分布式作战的特点,提出一种基于杀伤链感知的动态可重构作战体系结构理论和方法,分析了动态可重构计算理论适用性,杀伤链算子粒度,马赛克块与杀伤链类等问题,采用范畴论、集合论、超图和可重构计算理论等方法,描述了杀伤链感知算法模型和算子匹配体系结构映射变换算法模型等,最后通过实例验证了算法模型的适用性和可行性。

一种基于DAG图的异构可重构任务划分方法

为了实现高性能低功耗的计算,以任务划分为研究对象,提出了异构可重构计算的基本概念和形式化描述方法,给出了基于异构计算任务和异构可重构体系结构相结合的异构可重构两种任务划分方法:节点内部可重组及网络可重建的任务划分及算法,最后验证了其任务划分方法的有效性.

AES和SMS4密码算法的高效可重构实现

可重构密码芯片提高了密码芯片的安全性和灵活性,具有良好的应用前景,但其处理速度较ASIC实现的专用密码芯片却有很大程度的下降。在此分析AES和SMS4密码算法的可重构性,利用流水线、并行处理和可重构技术,提出了一种可重构体系结构。基于该体系结构实现的AES和SMS4算法较其他同类设计相比,在资源规模相当的情况下,处理速度有了较大的提高。

可重构处理器阵列的系统级建模研究

由于粗粒度可重构体系结构设计空间复杂,设计满足应用需求的CGRA需要建立系统级仿真模型进行性能评估.文中提出一种可重构处理器阵列的系统级模型,使用SystemC事务级语言实现建模.模型采用多层互连网络结构实现任意2个处理器间的通信,并且处理器的资源能够通过参数快速地进行配置.仿真实验表明,模型适用于应用算法到粗粒度可重构体系结构映射的模拟仿真.

应用定制可重构流水线的动态存储管理

可重构体系结构因为丰富的硬件资源和可重构互连网络,可以提供接近专用集成电路的性能和接近通用处理器的灵活性.首先介绍了一种面向领域应用的应用定制可重构流水线体系结构,可带来计算性能的显著提升;其次介绍了面向应用定制可重构流水线的存储管理方法,存储问题对可重构体系结构性能发挥至关重要.该方法基于配置信息动态管理数据输入、地址计算与访存操作分离,可以实现多种寻址方式,使在硬件上运行的硬件流水线高效流动.实验证明,相对于设置专用访存单元的可重构系统,节省了计算资源同时保证了流水线效率.

一种新型粗颗粒度可重构架构

针对于现有工作中面向粗粒度可重构结构(CGRA)的不足,提出一种新型的粗颗粒度可重构架构,这种新的架构,减少了原有的架构的内部连线,使框架清晰化,降低芯片功耗,提升编译优化速度。

二维网格型粗粒度可重构系统乘法器和全加器设计与验证

二维网格型粗粒度可重构计算系统具有较高的加速比和较低的功耗,已成为国内外的研究热点,对其计算模块进行设计和验证是二维网格型粗粒度可重构计算系统实用化的关键.本文针对粗粒度可重构计算系统的全加器、乘法器采用Verilog HDL设计语言进行综合设计验证,对二位、四位、八位、十六位、三十二位的乘法器和全加器的动态功耗、结温、硬件资源的使用等进行了分析比较.设计了乘法器原理图和测试代码,实验结果表明:相比较二位全加器,三十二位全加器动态功耗、结温、查找表、I/O分别增大了20.519 w、38.9℃、28个、90个;相比较二位乘法器,三十二位乘法器动态功耗、结温、查找表、I/O个数分别增大了0.603 w、1.1℃、28个、114个.随着位数的增加,全加器动态功耗、结温、查找表、I/O个数的使用消耗较高,但是乘法器动态功耗、结温消耗较低,查找表、I/O个数的使用消耗较高.

面向CGRA循环流水映射的数据并行优化

数据密集型应用中的核心循环消耗了程序的大量执行时间.如何实现核心循环在粗粒度可重构体系结构(CGRA)上的有效映射仍是当前研究领域的难点.为了在CGRA上最大程度开发应用并行性,降低循环访存开销,提高硬件资源利用率,文中提出一种新颖的面向CGRA循环流水映射的数据并行优化方法.通过定义一种新的可重构计算模型TMGC2以实现对循环的多条数据流水线并行加速.为避免并行化执行带来的额外存储体冲突问题影响CGRA执行性能,为后续循环映射创造良好的数据条件,引入存储体消除策略对数据进行重组,并结合数据重用图实现数据并行优化.实验表明,采用文中方法对已有CGRA循环流水映射方法进行优化,可以提高37.2%的数据吞吐量及41.3%的资源利用率.

不跨层行操作并行RCA互连时延性能评估

针对三类行并行重构单元阵列互连时延性能评估问题,提出了一种通过节点映射和运行机制来评测互连时延的方法,基于前驱回溯不加旁节点不跨层时域映射算法,对点到点、路由传输、行列总线等互连RCA进行了时延分析和计算.实验结果表明,与路由传输和行列总线互连相比,点到点互连在最大不跨层互连、不跨层累加互连、考虑互连执行总时延等方面均是最小的,从而表明了点到点重构单元阵列的互连时延优于路由器传输和行列总线互连.

密码处理系统的相关研究综述

文章在汇总了当今密码处理系统领域最新研究成果的基础上,归纳出了几种经典的密码处理系统结构,并结合最新的发展状况和应用前景,给出了相关的分析和评论。最后,对未来密码处理系统的研究和应用方向进行了分析和研究,并根据国内实际情况,阐述了国内在这个研究方向上的几个可行的研究思路。

一款专用可编程语音压缩芯片的设计

基于SELP算法模型原理,设计了一款高质量多速率语音专用处理器芯片。芯片使用可重构体系结构和超长指令字系统设计方法,将复杂度高的子程序进行优化,能够显著提高指令并行度。仿真结果表明,在该芯片上实现语音压缩编码算法,执行效率高于相同工艺水平的通用DSP,并保持原有编码质量。该处理器能够实现多种类型的语音压缩算法,可以达到对语音算法的高保密性、低复杂度和易开发性。

一款可编程语音处理器的设计与应用

为了提高通信系统的保密性,降低制造成本,需要进行专用处理器的设计。该文基于SELP(Sinusoidal Excitation Linear Prediction)算法模型原理,设计了一款高质量多速率语音专用处理器芯片。芯片使用可重构体系结构和超长指令字系统设计方法,将复杂度高的子程序进行优化,能够显著提高指令并行度。仿真结果表明:在该芯片上实现语音压缩编码算法,执行效率高于相同工艺水平的通用数字信号处理器,并保持原有编码质量。该处理器能够实现多种类型的语音压缩算法,使语音算法可以达到高保密性、低复杂度和易开发性。

FPGA高层综合中的内存子系统研究综述

高层综合从高级编程语言对系统的行为描述出发,把系统中的计算转移到可重构的硬件中,以加速系统运行。高层综合中生成有效的内存子系统尤为重要,特别是对于数据密集型的计算。分析了现阶段FPGA高层综合技术及其内存子系统,把生成的内存子系统从体系上分为三类:DSP型体系、以CPU为核心的体系以及基于可重构内存功能单元的体系。结合实例介绍了各体系的特点,然后按照高层综合过程中的前端和后端,分类讨论了内存子系统的优化技术。经过分析评价,指出片外与片上内存间的映射、程序的有效建模等问题仍有待解决,自动化生成内存组织体系和多模块综合是可能的研究方向。