可重构分组密码指令集处理器自动映射方法研究

计算资源与寄存器资源分配是可重构处理器自动并行映射的重要问题,该文针对可重构分组密码指令集处理器的资源分配问题,建立算子调度参数模型和处理器资源参数模型,研究了分组密码并行调度与资源消耗之间的约束关系;在此基础上提出基于贪婪思维、列表调度和线性扫描的自动映射算法,实现了分组密码在可重构分组密码指令集处理器上的自动映射。通过可用资源变化实验验证算法并行映射的有效性,并对AES-128算法的映射效果做了横向对比验证算法的先进性,所提自动映射算法对分组密码在可重构处理中的并行计算研究有一定的指导意义。

龙芯处理器商用密码指令集运算性能分析

文章介绍了龙芯处理器3A5000内置硬件加密模块,支持商用密码SM2/3/4,通过搭建测试环境,对龙芯3A5000处理器运算SM2/3/4算法的速度和吞吐量进行了测试,并与其他8款市面上主流的处理器进行了比较;对测试结果进行了分析,根据英特尔CPU的指令集机制进行了估算,与上一代处理器进行了对比,并对下一代处理器进行了展望。

可重构密码协处理器指令系统的设计方法

可重构密码协处理器是采用可重构体系结构的思想和方法设计而成的,用于对数据进行加/解密处理的集成电路芯片,它能够灵活、快速地实现多种不同的密码算法。文章提出了可重构密码协处理器的指令系统的设计方法,并评估了按照该方法所设计的指令系统的特性。

可重构分组密码协处理器二维指令架构

为能够进一步提升可重构分组密码协处理器的指令并行度和密码处理能力,以优化可重构分组密码协处理器的性能、面积、功耗比为目的,分别分析指令调度与密码运算之间的关系和特征,提出可重构分组密码协处理器二维指令架构,该架构能够增加指令执行周期,提高可重构功能单元的利用率。通过3种分组密码算法进行实现,结果表明,改进后的可重构分组密码协处理器的指令并行度是改进前的2-4倍。

可重构指令集处理器的代码优化生成算法研究

可重构指令集处理器能够适应多变的计算任务在性能和灵活性两方面的要求,而传统的编译后端技术无法为其生成高效的可执行代码,需要有新的代码生成方法.针对传统编译后端代码生成三阶段方法进行扩展的代码混合优化生成算法正是这样一种方法.该算法很大程度地复用了原有的三阶段代码生成过程,同时针对可重构指令集具有动态性的特点,根据系统硬件资源和重构配置,扩展了针对可重构指令代码生成的优化处理,从而能够获得切合可重构指令集处理器体系结构特性的可执行代码.相关实验与分析说明了该算法针对硬件重构得到的新平台所做的可重构指令代码生成是有效的,能够较好地提高应用程序在新平台上的执行性能.

融合动态采样剖析的可重构指令集处理器

可重构指令集处理器能够根据应用程序特点动态扩展其指令集,其硬件架构和软件工具的设计与传统设计有很大不同。在研究可重构指令集处理器软硬件特性的基础上,提出一种集成动态采样剖析硬件的可重构指令集处理器架构。该处理器具有3种不同的工作模式,它通过剖析硬件采样获取程序热点,利用配套工具链半自动地完成指令扩展生成、编译器重定向和可编程硬件逻辑配置,从而获得在不同嵌入式应用领域的硬件适应性和软件兼容性。针对性的实验结果表明,该处理器架构的采样剖析机制准确有效,并且在增加有限的硬件开销的情况下,能够很好地适应应用变化。

专用指令分组密码微处理器体系结构研究

本文以分组密码算法为研究对象,结合微处理器体系结构的特点,研究能够高效灵活实现多种分组密码算法的处理器体系结构。论文通过分析现有分组密码算法结构特点,从实现方式的灵活性和高性能角度出发,提出了一种基于专用指令集的分组密码微处理器的设计思路,并给出了分组密码微处理器的运算单元设计方案及整体系统架构。

基于流体系架构的分组密码处理器设计

为提升密码处理器性能,构建了密码处理器性能模型.基于该模型,提出多级资源共享、绑定前/后异或操作、最大化算法并行度等处理器性能提升技术,并根据性能提升技术确定了功能单元的种类和数量.然而功能单元不仅数量较多,而且在操作位宽和操作延迟方面均有较大差异,如何有效组织这些功能单元成为了一个关键问题.利用流体系结构可以高效集成大量功能单元的特点,设计并实现了基于流体系结构的可重构分组密码处理器原型,并通过把功能单元划分为基本处理单元,bank间共享单元和簇间共享单元3个层次来解决功能单元处理位宽和操作延迟的差异.在65nm CMOS工艺下对处理器原型进行综合,并在该结构上映射了典型的分组密码算法.实验结果证明:该处理器以较小的面积获得了较高的性能,对典型分组密码算法的处理速度,不仅超越了国际上的密码专用指令处理器,而且高于国内可重构阵列结构密码处理器.

基于流体系结构的高效能分组密码处理器研究

针对现有密码处理器存在的问题,借鉴流处理器架构,提出了高效能的可重构分组密码流处理器架构.该架构采用层次化设计思想,通过分块式本地寄存器组的数据组织方式和共享拼接使用运算单元机制,实现了软件流水和硬件流水的协同工作,能够挖掘分组内和分组间的指令级并行性并提高功能单元的利用率.在65nm CMOS工艺下对架构进行了综合仿真,并经过了大量算法映射.实验结果证明,该架构在CBC和ECB加密模式下均具有良好的加密性能.与其他密码处理器相比,该架构具有小面积、高效能的特点.

密码协处理器指令级并行编译研究

立足于处理器体系结构的研究,结合可重构设计技术以确保密码处理的灵活性是密码协处理器研究的重要方法,其中如何提升密码协处理器的性能是至关重要的问题。基于VLIW体系结构以及可重构设计技术,设计专用指令密码协处理器。编译器作为密码协处理器的重要组成部分,重点研究了密码协处理器指令级并行编译技术,通过提高指令级并行度来提升密码协处理器的性能。

面向分组密码的可重构异构多核并行处理架构

现有的可重构分组密码实现结构中,专用指令处理器吞吐率不高,阵列结构资源利用率低、算法映射过程复杂.为此,设计了分组密码可重构异构多核并行处理架构RAMCA(Reconfigurable Asymmetrical Multi-Core Architecture),分析了典型SP(AES-128)、Feistel(SMS4)、L-M(IDEA)及MISTY(KASUMI)结构算法在RAMCA上的映射过程.在65nm CMOS工艺下完成了逻辑综合和功能仿真.实验表明,RAMCA工作频率可达到1GHz,面积约为1.13mm2,消除工艺影响后,对各分组密码算法的运算速度均高于现有专用指令处理器以及Celator、RCPA和BCORE等阵列结构密码处理系统.

嵌入式领域ECC专用指令处理器的研究

与其他公钥密码算法相比,椭圆曲线密码算法(Elliptic Curve Cryptography,ECC)具有抗攻击能力强、计算量小以及处理速度快等优点,已成为下一代公钥密码体制的标准.随着ECC在嵌入式领域的应用日益广泛,如何提高其执行效率成为目前研究的热点问题.文中提出了一套通用的专用指令处理器(Application Specific Instruction Processor,ASIP)的设计验证方案,并将该方案应用于ECC,从而大幅提升其在硬件资源受限的嵌入式环境中的执行效率.首先借鉴并实现了OpenSSL公开的ECC软件优化方案,并结合处理器平台的特点对大整数乘法运算和多项式平方运算进行了进一步优化.其次对优化后的算法进行基本指令块(Basic Instruction Block,BIB)的划分并转化为数据流图(Data Flow Graph,DFG),在DFG图中依照专用指令设计规则引入近似最优解方法查找可优化指令块.对该类指令块设计相应的专用指令,以实现处理器原有基础指令集架构的扩展.再次基于电子系统级(Electronic System Level,ESL)设计方法依次设计并仿真验证ECC_ASIP的系统级模型和Verilog寄存器传输级(Register Transfer Level,RTL)模型.最后将验证通过的RTL级处理器模型进行综合、布局布线,转换成相对应的门级电路并统计模型使用的硬件资源信息,烧写到FPGA(Field-Programmable Gate Array)平台完成ECC_ASIP的移植操作和性能验证.与ARM11处理器平台下算法实现的性能表现进行对比,实验结果显示,ECC_ASIP牺牲了9.23x%的硬件扩展资源,将算法实现的运算速度提高了2.74x倍,指令代码存储空间减少了59.36x%.

ReSim:一个面向可重构处理器的仿真平台

针对可重构处理器ReMAP(reconfigurable multimedia array processor)面向视频高清编解码提出的灵活互联、计算资源密集、易于扩展的结构优化需求,提出了一个基于模块化分层设计、时钟周期精确的可重构处理器仿真平台ReSim。该仿真器基于3级软件框架层次搭建,设计了可快速仿真多种互联结构的互联模块、多种计算模型的控制模块等模块化功能单元,结合时钟驱动模块对全局系统结构的运行驱动,可快速搭建可重构处理器的目标仿真模型,验证其正确性和有效性,精确评估计算性能,具有可视化、易于调试的特点。经实际测试表明,ReSim对可重构处理器ReMAP-2架构的系统评估与验证予以良好的支持。

ECC专用指令处理器软硬件协同设计

提出了一种专用指令处理器的软硬件协同设计方法,该方法可以在设计的早期阶段对处理器进行系统探索和验证。根据椭圆曲线密码算法的特点,并按照专用指令处理器的设计原则,以椭圆曲线密码运算基本操作及运算存储特性为基础,设计了超长指令字ECC专用指令处理器的指令集结构模型。根据处理器的指令集结构模型,以指令模拟器为基础,搭建了处理器的软硬件协同验证平台,从系统设计、RTL描述和FPGA硬件原型3个不同层次对处理器进行了验证。

软件无线电的可重构流处理器体系结构

针对软件无线电中存在通用数字信号处理器(DSP)计算能力不足以及专用基带处理器缺乏扩展性的问题,提出了一种新的处理器:面向软件无线电的可重构流处理器及相应的专用指令集。仿真证明,该处理器的可重构设计具备指令集扩展能力,可以对多种无线通信标准甚至是新的通信标准提供支持;面向软件无线电的流体系结构和专用指令集保证了对多种高速无线基带信号的实时处理,运算能力是通用DSP的5～13倍。该处理器为软件无线电中的硬件设计难题提供了一种新的解决途径。

面向密码流体系结构的超长指令字可重构研究

可重构密码流体系结构是一种面向密码运算的新型体系结构,但存在着超长指令字(VLIW)代码稀疏和Kernel体积过大的问题。该文以可重构密码流处理架构S-RCCPA为研究平台,通过大量密码算法在S-RCCPA架构上的适配分析,提出了VLIW可重构技术,并设计了Kernel级指令集、VLIW可重构算法及指令可重构单元。实验证明,该技术能够有效提高VLIW的指令密度,同时降低了VLIW的指令宽度,使得整个Kernel体积减小了约33.3%,并将微码存储器的容量由96 k B降为64 k B,有效降低芯片整体面积和系统功耗。

密码指令集扩展研究

详细分析了常见密码算法的基本操作以及密码指令集扩展的研究现状,针对当前密码系统需要支持多种密码算法的特点指出未来密码指令集扩展的发展方向:指令设计需朝通用性上发展且通用密码处理器是处理器密码指令集扩展的最终目的。

基于32位数字信号处理器和16位同步串行模数转换器的配用电监控终端设计

采用32位控制型数字信号处理器、32位嵌入式先进精简指令集处理器和具有16位精度的同步采样串行接口模数转换器,设计并实现了全隔离的配用电监控终端。在设计中使用多重软硬件抗干扰措施,提高了装置的可靠性;应用软硬件缓冲技术和优化的历史数据查询算法提高了系统效率。采用GPRS作为通信手段,并对其应用可靠性进行了深入研究和实践。在定点数字信号处理器中采用C语言编程,提高了系统的可靠性和可维护性。

一种面向分组密码的指令扩展方法

针对信息安全领域广泛存在的分组密码运算需求,提出一种面向分组密码的指令扩展方法.通过统计分析47种分组密码算法的运算特点,发现了四种需要加速的基本运算,并设计了四个密码运算单元对这四种基本运算进行加速.将这四个密码运算单元设计成为一个数据触发单元植入微处理器中,从而实现了分组密码运算的加速.该方法具有实现简单、灵活性高等优点.评估结果显示扩展后的微处理器对于常见分组密码算法的加速比为2.4～9.3,且硬件开销仅为原微处理器的1.3倍.

一种通用安全协处理器

基于加解密算法中访存频繁、循环执行与其边界和数据运算长度存在一一对应关系的特性,提出一个快速实现多种算法的指令集,其中包括基于该指令集五级流水硬件的实现。从软件和硬件层面上设计并实现一个完整的通用安全协处理器原型系统。实验表明该协处理器具有良好的结构和功能。