基于FPGA的可重构处理单元研究

面对大量差异化用户业务的规模化应用,定制处理器组成方式的柔性结构得到越来越多的关注。文章在FPGA的基础上提出了可重构路由器中核心处理单元的设计模型,它将应用分为多个处理组件,通过各处理组件之间的状态机,实现组件间对应的数据传输和控制。在此基础上,一部分的组件在空间上被映射为可重构单元,并且被组装为与各种状态对应的构件,同时还在Virtex FPGA上讨论了该模型的实现方案。

面向视频处理的粗粒度可重构单元设计

针对视频处理算法,设计了一种面向视频处理的粗粒度可重构处理单元.它可以执行8位数据的加法、减法、乘法、乘加和求两数差的绝对值等操作,可以有效地支持高计算密度的视频处理算法.可重构处理单元使用Verilog设计,采用CMOS0.18μm工艺DC综合,面积为97913μm,关键路径为4.51ns,总的动态功耗为4.2mW.完成一次8×8像素块的2D-DCT算法和全搜索块匹配MAD算法分别需要10和15个时钟周期.

可重构计算中的负载可分应用性能分析与预测

以参数化的硬件线程执行模型对负载可分应用的性能进行了分析与预测.重点讨论包含多个可重构处理单元(RPU)在内计算平台的负载可分调度问题,分析了配置因素对调度结果以及应用处理时间的影响.结果表明,若配置与通信操作不完全重叠,存在最大可用RPU数和最优RPU数,进而可得出优化的调度方案及应用处理时间,指导应用的设计实现.