符合CCSDS标准的动态可重构LDPC编码器的FPGA设计

CCSDS标准的LDPC生成矩阵具有分块循环特征,并且各种码率的生成矩阵的校验部分都可以分解为8×x的形式,提出利用CCSDS标准的LDPC的特点设计动态可重构LDPC编码器。首先提出了LDPC编码器码速率重构的4种模型,然后分析了功能重构的关键技术模块,最后对码速率重构进行了仿真,并对仿真结果和综合结果进行了分析,结果与理论分析一致。

一种可重构LDPC编码器的设计与实现

低密度奇偶校验(Low-density Parity-check,LDPC)码是一种具有逼近Shannon限性能的优秀纠错编码,在无线通信、卫星通信、数字广播和磁盘存储等诸多领域得到了广泛地应用。本文提出了一种可重构的LDPC编码器,在增加少量硬件的情况下实现有限系统资源的动态再利用,使得编码器能根据信息码的码长将编码器重构成1、2或4条并行处理通道,提高了系统的效率。

可重构无线HDMI的高吞吐量LDPC码编码器设计

基于可重构理论,采用IEEE802.11n LDPC码编码的快速编码算法,提出了一种可重构的无线HDMI LDPC码编码器设计。该编码器能够支持3种不同码长,4种不同码率。在EP2S90F1020C5 FPGA下,最高频率为83MHz,最高数据吞吐量为1.1Gbit/s。

基于Q-矩阵的LDPC码编码器设计

本文给出Q矩阵的定义,在此基础上提出由Q矩阵构造的LDPC码新码族;研究Q矩阵的性质,根据Q矩阵的性质和变化形式,提出一种构造稀疏奇偶校验矩阵H的算法,同时给出一种基于Q矩阵的LDPC码编码器设计算法.模拟仿真表明,采用和积迭代解码算法,在0.5码率,6144码长,10-5以下误码率时,Q矩阵LDPC码目前的最好性能达到离香农限1.5dB.本文还研究了快速搜索Q矩阵的算法.如果对Q矩阵采用离线搜索,在线存储Q矢量的方式,可使构造H矩阵的计算复杂度为零,编码器算法复杂度与编码长度N成线性关系.Q矩阵LDPC码不同于现有其它结构LDPC码的独特之处在于,对码长和码率参数的设计具有高度灵活性,使其能与现有标准兼容.

10Gbps LDPC编码器的FPGA设计

该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法,能显著提高编码速度;同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行度的同时可有效减少存储资源的占用量;设计还针对多帧并行编码的情况优化了存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的资源利用率。对一组码长为2304的IEEE 802.16e标准LDPC码,在Xilinx XC4VLX40芯片上,该方法可实现时钟频率200 MHz,信息吞吐量达10 Gbps以上的编码器,且占用不超过15%的芯片逻辑资源和50%左右的RAM存储资源。

基于改进LU分解的CMMB标准中LDPC编码器设计

根据CMMB标准中LDPC码校验矩阵的固有特点,设计了一种基于改进LU分解的高性能编码器,并在Altera公司的EP3C120FPGA上实现了该方案。该编码方案充分合理地利用了校验矩阵的循环特性,节约了大量存储器资源。实验结果表明,该编码器具有存储器消耗少、成本低等优点。

星地高速数传系统LDPC编码器ASIC集成芯片设计

面向高分辨率对地观测卫星的高速数传应用需求,提出了一种低实现复杂度、多码率融合的LDPC并行编码结构,以及采用该结构的编码器芯片设计方案。基于TSMC 130 nm CMOS标准单元库,该编码器芯片在200 MHz时钟下能够达到1.6 Gbps的吞吐率,硅片面积为5.495 mm2,功耗仅为184.3 m W。与传统结构设计的相同吞吐率的LDPC编码器芯片相比,本文方案可以将存储空间需求降至传统结构的18.52%,硅片面积和功耗分别下降至传统结构的20.3%和83.3%,非常适用于超高速星上通信应用。

基于DVB-S2的高速多码率LDPC编码器的FPGA设计与实现

针对DVB-S2标准中的低密度奇偶校验(LDPC)码,提出了一种LDPC编码器设计结构.该结构巧妙地利用了输入数据的随机特性,显著降低了计算电路的功耗.在此基础上,提出了两路并行的编码器设计方法,将编码器可处理的信息速率提高到原来的2倍.在现场可编程门阵列(FPGA)XC4 VLX25-10 SF363上实现了两路并行的多码率LDPC编码器.经实验测试表明,编码器工作稳定,处理速率高达328 Mbit/s,可满足同步数字传输体系(SDH)高速传输的应用需求,同时,该编码器具有通用性,经过重新配置可实现具有类似校验矩阵的LDPC编码.

一种LDPC码编码器设计方案的研究

介绍一种 L DPC码的编码器设计方案。L DPC码编码器设计的关键问题是构造低密度奇偶校验矩阵 ,文中以矩阵 -作为子矩阵 ,通过 -对矩阵适当的组合排列 ,构造出低密度奇偶校验矩阵 ,由该矩阵构造出规则 L DPC码 ,并设计准规则 L DPC码编码器。

基于Wishbone总线接口的LDPC码编码器设计

在传感器控制系统中,Wishbone是SOC的三大总线标准之一。文章采用可重构的方式设计了一种基于Wishbone总线的LDPC码编码器,可以运用到传感网的无线通讯中。该设计采用RU算法,减小了编码复杂度,将电路设计成流水线形式,可以根据编码器工作状态自适应地响应总线上的信号。对码率为1/2,码长为255、510和1023的信息码,其编码器电路在Xilinx Virtex2P系列FPGA上进行了验证,频率分别达到158、1601、66 MHz,增大了系统的吞吐率。

Q-矩阵准规则LDPC码编码器设计方案的研究

本文给出了Q 矩阵的定义,找到了一种快速搜索Q 矩阵的算法,并在此基础上提出一种准规则LDPC码编码器设计方案。该设计方案将奇偶校验矩阵H分解成两个子矩阵,通过对这两个子矩阵结构的设计,构造出H矩阵。本文提出的准规则LDPC码编码器算法具有较低的实现复杂度,为LDPC码编码器的设计提供了最佳选择方案。

基于FPGA的可重构视频编码器设计

针对现场可编程门阵列(FPGA)平台,提出可重构视频编码(RVC)的硬件实现方案.为提高系统吞吐量和功能单元(FU)的可重用及可扩性,提出分层的、多颗粒度并存的、可重用的功能单元设计方法;为重构的简单性及降低实现复杂度,提出在功能单元之间采用不同的存储结构作为数据连接方式.最终实现支持H.264/AVC和AVS的全I帧可重构视频编码器.结果表明,该编码器在Xilinx Virtex-5 330上能够分别实现H.264/AVC标准下25帧及AVS标准下37帧1 920×1 080视频的实时编码,比2个标准单独的设计实现代价降低了33%.

基于导向重构与降噪稀疏自编码器的合成孔径雷达目标识别

为解决现有合成孔径雷达(SAR)目标识别算法泛化能力差和算法复杂度高等问题,提出一种基于导向重构与降噪稀疏自编码器的SAR目标识别分类算法。利用导向重构算法对SAR图像进行两尺度融合预处理,生成一维图像矢量并作归一化处理,以降低图像输出特征的维度,提高预处理的速度;采用减少降噪自编码器隐层神经元方式对图像进行低维特征抽取和识别;使用Softmax分类器进行分类处理。实验结果表明,通过导向重构与降噪稀疏自编码器的SAR目标识别算法,不仅提高了目标识别性能以及泛化能力,而且降低了自编码器的隐层神经元数量和计算复杂度,网络结构也得到改进和优化。

DVB-S2中LDPC码编码器的FPGA设计与实现

介绍了一种用FPGA实现DVB-S2中LDPC码编码器的设计方法。设计采用RAM组和FIFO组配合使用操作的方法,有效地解决了校验矩阵的存储和校验位的生成等难点问题,使得LDPC码的编码得以完成。用Verilog语言实现了DVB-S2的编码器,得到的FPGA综合报告表明,在占用硬件资源不大的条件下,编码器符合DVB-S2标准的要求,能够被标准所运用。

CCSDS中LDPC码编码器的FPGA设计与实现

CCSDS标准推荐了一组适用于深空通信的LDPC码。为了满足在一个系统中使用多种码率LDPC码的需要,设计了一个能够实现标准中4种码率码编码的通用编码器,该编码器合理安排了生成矩阵存储单元,充分复用了硬件资源,用一种码编码需要的资源消耗实现了4种码的编码,大大节省了资源;用VHDL语言在FPGA上实现了该编码器,通过仿真验证,表明该编码器在占用硬件资源不大的条件下,能够正确完成4种码率码的编码。

π-旋转LDPC码编码器设计方案的改进

文中介绍了基于π-旋转矩阵的LDPC码构造方法,按照有利于LDPC码的构成及其电路设计的方式将奇偶校验矩阵分H解成两个子矩阵,通过对H的分解运算直接构成码字。文章对π-旋转矩阵的形成进行了研究,并提出了改进方案:在对π-旋转矩阵的约束条件进行加强的基础上,提出了一种快速搜索π-旋转矩阵的算法。

一种混合结构高速LDPC编码器的FPGA实现

分析了准循环低密度奇偶校验码生成矩阵的结构特点,讨论了硬件可实现的三种常见编码器结构,提出了一种混合结构的FPGA实现方法。通过利用循环矩阵的结构特性,增加少量硬件开销,就可以实现编码器高速编码,满足高速通信需求,吞吐量达1.36Gb/s。

多径信道下基于EM算法的盲LDPC编码器识别研究

随着认知无线电的出现,盲编码器识别引起了广泛的关注。现有相关工作主要集中在加性高斯白噪声(AWGN)信道,而多径场景下的盲识别尚未得到充分研究。考虑未知多径衰落信道下的盲低密度奇偶校验码(LDPC)识别,提出了基于期望最大化(EM)算法的似然分类器,以获得未知参数的最大似然估计值,并采用平均对数似然比(LLR)估计器对未知编码器进行识别。数值结果表明,该算法在多径信道中具有良好的识别性能,特别是在低信噪比区域。

GMR-1 3G中LDPC高速编码器的设计与实现

针对GMR-1 3G标准中的LDPC码,设计实现了一种多码长、多码率的编码器,采用并行处理的方式,降低了编码的时延,提高了编码的速率。使用Quartus II工具进行功能仿真,验证了编码的正确性和有效性。

准规则Q矩阵LDPC码编码器设计

设计了一种准规则Q矩阵LDPC码编码器。该编码器基于准规则Q矩阵LDPC码的校验矩阵,其编码复杂度与信息位的长度成正比,有效降低了编码复杂度和设计难度。在Quartus II平台上用FPGA实现了该编码器,结果证明其硬件资源占用很少。