针对工业物联网高速通信中出现流量堵塞如何高效存储的问题,引入了内存管理的方法。在研究同步动态随机存储器(SDRAM)存储原理的基础上,设计了一种基于现场可编程逻辑门阵列(FPGA)的SDRAM分区内存管理系统。采用FPGA作为主控制器,将SDRA...针对工业物联网高速通信中出现流量堵塞如何高效存储的问题,引入了内存管理的方法。在研究同步动态随机存储器(SDRAM)存储原理的基础上,设计了一种基于现场可编程逻辑门阵列(FPGA)的SDRAM分区内存管理系统。采用FPGA作为主控制器,将SDRAM分成索引区和数据区两部分,为了方便内存管理,进一步将SDRAM数据区分成若干个1kB大小相同的内存块,实现通过索引读写数据的目的。仿真结果表明,该内存管理系统配合FIFO(first input first output)的使用,可以有效解决在高速通信中出现流量堵塞后从SDRAM中读取多条数据帧造成数据错乱等不可靠问题,提高了通信系统的稳定性。展开更多
半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory,DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS软件和IBIS 5.0模型的DDR4 SDRAM信号完整...半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic Random Access Memory,DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS软件和IBIS 5.0模型的DDR4 SDRAM信号完整性仿真方法。利用IBIS 5.0模型中增加的复合电流(Composite Current)、同步开关输出电流等数据,对DDR4 SDRAM高速电路板的信号完整性进行更准确的仿真分析。仿真结果表明:高速信号在经过印制板走线和器件封装后,信号摆幅和眼图都有明显恶化;在仿真电路的电源上增加去耦电容后,信号抖动和收发端同步开关噪声(Synchronous Switching Noise,SSN)都得到明显改善;在不加去耦电容的情况下,将输入信号由PRBS码换成DBI信号,接收端的同步开关噪声有所改善,器件功耗可以降为原来的一半。展开更多
文摘针对工业物联网高速通信中出现流量堵塞如何高效存储的问题,引入了内存管理的方法。在研究同步动态随机存储器(SDRAM)存储原理的基础上,设计了一种基于现场可编程逻辑门阵列(FPGA)的SDRAM分区内存管理系统。采用FPGA作为主控制器,将SDRAM分成索引区和数据区两部分,为了方便内存管理,进一步将SDRAM数据区分成若干个1kB大小相同的内存块,实现通过索引读写数据的目的。仿真结果表明,该内存管理系统配合FIFO(first input first output)的使用,可以有效解决在高速通信中出现流量堵塞后从SDRAM中读取多条数据帧造成数据错乱等不可靠问题,提高了通信系统的稳定性。
