同步动态随机存储器辐射效应测试系统研制

在分析同步动态随机存储器(SDRAM)辐射效应主要失效现象的基础上,研制了具备了读写功能测试、刷新周期测试及功耗电流测试三种功能的SDRAM辐射效应在线测试系统,并开展了SDRAM的总剂量效应实验研究。结果表明,总剂量效应会导致SDRAM器件的数据保持时间不断减小,功耗电流不断增大以及读写功能失效。实验样品MT48LC8M32B2的功能失效主要由外围控制电路造成,而非存储单元翻转。数据保持时间虽然随着辐照剂量的累积不断减小,但不是造成该器件功能失效的直接原因。

同步动态随机存储器的控制器设计与实现

为了满足不同平台的需求,简化同步动态随机存储器(SDRAM)的控制器,采用现场可编程门阵列(FPGA)方法,给出一种SDRAM控制器设计方案。引入的仲裁机制可以用Verilog硬件描述语言编写,灵活性强,只需加以简单修改即可满足不同需求。仿真结果表明,采用基于FPGA设计的SDRAM控制器能很好完成规定读写操作。

同步动态随机存储器的发展研究

以SDRAM为基础采用DLL技术,并对时钟信号进行两次抓取资料,形成DDR技术。在时钟频率达到400MHZ以后,对内存内部技术和外部结构进行了一系列的改进发展,形成DDRⅡ,使内存与CUP的发展相适应。

基于FPGA的以太网与E1网中的同步动态随机存储控制器设计

为了实现不同速率数据链路通信的相互转换,提出了一种利用现场可编程门序列(FPGA)设计并实现可对同步动态随机存储器(SDRAM)进行数据缓存并高速读写的控制器.该控制器采取状态机和令牌环机制,通过对SDRAM操作,实现了双向4路的跨时钟域的匹配.该控制器适用于任意长度的以太网帧和其他类型的数据相互转换.

基于FPGA的同步动态随机存储器细分系统研究

介绍了一种使用FPGA处理光栅信号的高倍数辨向细分电路。使用了Verilog语言编写状态机对信号进行了准确辨向并对细分数据进行计数处理。使用了同步动态随机存储器(SDRAM)代替了只读存储器作为硬件查表法的器件,因此该电路响应速度快,动态范围宽,适用于高速数据采集系统。使用FPGA作为逻辑控制器与计数器,电路简单、处理迅速、可靠性高。该电路有助于相关角度值的测量与校准工作。

同步静态随机访问存储器常见问题解析

介绍当今正在大量使用的突发模式SSRAM,零总线反转SSRAM,二倍数据率SSRAM,四倍数据率SSRAM等类器件的差异,澄清一些容易混淆的概念。

一种自适应的存储器访问乱序调度机制

存储器访问速度已经成为现代处理器系统中的瓶颈。对于存储器访问的调度可以有效地提高存储器带宽利用率。基于一种称为突发调度的机制进行改进,通过使用优先级表达式从各个块里选择最合适的突发来访问存储器,运用自适应的方法来调节优先级表达式里各项的系数,使得这一方法针对不同的应用都能取得好的效果。通过运行SPECCPU2000测试程序和stream程序,与顺序访问机制以及突发调度机制相比,该自适应调度机制将总线利用率分别提高了52%和4.8%。[0]

基于训练方式的存储器时钟信号的自适应同步

存储器是现代电子系统的核心器件之一,常用于满足不同层次的数据交换与存储需求.然而频率提高、时钟抖动、相位漂移以及不合理的布局布线等因素,都可能导致CPU对存储器访问稳定性的下降.针对同步动态随机读写存储器(synchronous dynamic random access memory,SDRAM)接口的时钟信号提出了一种自适应同步的训练方法,即利用可控延迟链使时钟相位按照训练模式偏移到最优相位,从而保证了存储器访问的稳定性.在芯片内部硬件上提供了一个可通过CPU控制的延迟电路,用来调整SDRAM时钟信号的相位.在系统软件上设计了训练程序,并通过与延迟电路的配合来达到自适应同步的目的:当CPU访问存储器连续多次发生错误时,系统抛出异常并自动进入训练模式.该模式令CPU在SDRAM中写入测试数据并读回,比对二者是否一致.根据测试数据比对结果,按训练模式调整延迟电路的延迟时间.经过若干次迭代,得到能正确访问存储器的延迟时间范围,即"有效数据采样窗口",取其中值即为SDRAM最优时钟相位偏移,完成训练后对系统复位,并采用新的时钟相位去访问存储器,从而保证读写的稳定性.仿真实验结果表明,本方法能迅速而准确地捕捉到有效数据采样窗口的两个端点位置,并以此计算出最佳的延迟单元数量,从而实现提高访问外部SDRAM存储器稳定性的目的.

面向高性能众核处理器的超频DDR4访存结构设计

从高性能众核处理器的多路DDR4嵌入式工程应用出发,设计一种高密度DDR4串推互连结构,提出一种基于不同激励码型的仿真分析方法。采用双面盲孔印制板工艺折叠串推访存结构设计,解决地址组信号概率性出错问题。在压力测试环境下实测读/写信号波形良好,支持信号超频可靠传输,标称2666 Mbps的DDR4存储颗粒可以在3000 Mbps速率下长时间稳定运行。已在神威E级原型机等多台套大型计算装备研发中得到规模化推广应用,产生了良好的技术效益。

弹光调制高速大容量存储系统

为有效解决弹光调制(photoelastic modulation)傅里叶变换光谱仪数据采集速度高、存储容量大的问题,提出了一种基于FPGA和SDRAM相结合的高速数据存储方案。该方案在分析SDRAM的工作时序和系统各功能模块的基础上,在Xilinx ISE 12.4的开发环境中,利用Verilog硬件描述语言编程,对数据的高速存储进行了设计输入和仿真验证,实现了SDRAM的突发全页传输模式,读写速度达到了100MHz,存储容量为64M,通过设计存储控制板实现了硬件测试,验证了该设计的可行性和准确性,实现了弹光调制傅里叶变换光谱仪高速大容量数据存储。

Base型Camera Link脱机存储系统设计

为解决现有Base型Camera Link相机需要专用采集卡和系统机才能存储的问题,设计了基于FPGA的脱机存储系统。该系统使用两片SDRAM交替缓存图像后,经乒乓操作存储到两块IDE固态硬盘中。该系统实现了分辨率为640×480,帧频为100f/s的10位图像数据存储。实验表明系统实现了图像数据的完整存储。

动态随机存储器器件研究进展

动态随机存储器芯片是集成电路中销售量和销售额最大的单一产品.本文介绍了DRAM存储单元的基本原理并回顾了DRAM的技术发展与关键创新,总结了多种先进技术节点的DRAM芯片制造的关键工艺技术.分析了电容结构、阵列访问晶体管、存储器单元结构等方面的技术演进.介绍了多种基于U形沟道晶体管的DRAM存储单元以及6F2存储单元的制造方法.基于多项关键技术突破,对下一代DRAM芯片的关键器件工艺的技术发展趋势进行了推测.即:(1)阵列选择晶体管持续使用U形晶体管;(2)低k材料会被大规模使用来降低位线寄生电容;(3)提高灵敏放大电路的灵敏度和随温度来动态调整刷新频率来降低对存储电容的要求;(4)更多关注低功耗设计而不是一味地增大存储容量.

基于网口传输的LED同步屏控制系统及其FPGA实现

介绍一种以FPGA为核心,基于网口传输的全彩高灰度同步LED显示屏控制系统的设计方法。该设计改变传统设计中低效高成本的信号采集和传送方式,改用实时采集DVI接口显示信号、通过网口传输数据,采用高集成度FPGA和大容量SDRAM,采用信号包复用技术同步传送显示数据和控制数据及高效率的灰度切片算法等新技术,具有成本低、显示面积大、显示稳定、刷新率高等特点。

一种用于信息处理微系统DDR互连故障的自测试算法

为解决信息处理微系统中双倍速率同步动态随机存储器(Double Data Rate,DDR)复杂互连故障的检出效率和测试成本问题,通过分析DDR典型互连故障模式,将单个存储器件的自动测试设备(Auto Test Equipment,ATE)测试算法与板级系统的系统级测试(System Level Test,SLT)模式相结合,提出面向DDR类存储器的测试算法和实现技术途径。并基于现场可编程门阵列(Field Programmable Gate Array,FPGA)器件实现微系统内DDR互连故障的自测试,完成了典型算法的仿真模拟和实物测试验证。相较于使用ATE测试机台的存储器测试或通过用户层测试软件的测试方案,本文所采用的FPGA嵌入特定自测试算法方案可以实现典型DDR互连故障的高效覆盖,测试效率和测试成本均得到明显改善。

基于USB 2.0及SDRAM的大容量存储卡设计

传统的存储卡常采用PC I接口或EPP接口,这两种接口的数据传输能力有限,在大容量、高速度数据传输时不能满足实际要求,而且他们不支持热拨插和即插即用,使用不方便,而U SB 2.0的数据传输速率可达480 M b/s,支持热拨插和即插即用;SDRAM是一种常用且性价比较高的高速存储器。基于U SB 2.0及SDRAM的大容量存储卡的设计,采用CY 7C 68013作为U SB通信及控制芯片,结合CPLD技术,实现了存储卡上SDRAM与计算机以及后续电路之间大容量、高速度数据传输,当CY 7C 68013工作为从模式时,slave F IFO与SDRAM之间的数据传输的最高速率可达到96 M B/s,该存储卡在高速信号处理领域中有着广泛的应用价值。

基于SDRAM的实时视频传输系统存储管理

本文介绍了SDRAM的结构和控制器设计,并且给出了实时视频传输系统对存储器的基本要求,还就缓冲区设计进行了详细分析,最后给出了SDRAM正常工作时的波形。

用于空间遥感相机模拟源系统的DDR2 SDRAM高速存储电路设计

为了满足空间遥感相机电子学系统的功能验证需求,设计了一套由FPGA和DDR2 SDRAM等组成的空间遥感相机模拟源系统.针对DDR2 SDRAM在设计时的难度,从提高信号完整性出发,对DDR2 SDRAM的阻抗匹配形式和匹配电阻位置进行详细分析,并对PCB布局布线及FPGA管脚约束设计给出可行性设计方案.实验结果表明,按照提出的设计方法,DDR2 SDRAM不论采用单端或差分时钟工作,均可保证数据以320 Mbps/pin来传输,信号质量依然理想.

基于单存储器架构的PDP图像数据处理方法

为降低PDP的成本,提高PDP图像数据处理的效率,在分析了双存储器架构图像数据处理方法的基础上,提出了一种单存储器架构的图像数据处理的方法。该方法通过压缩行场同步时间,提高数据处理速度,通过随机读写仲裁,实现一行时间内图像数据的随机读写。32英寸PDP的验证结果表明,单存储器架构使存储空间利用率提高了13.2%,时间利用效率提高了22%,并使存储器数量减少一半。

多标准视频硬件解码器的存储器地址映射方法

提出了一种支持多标准视频的存储器地址映射方法,用一个简洁的公式把视频图像映射到DDRSDRAM的存储空间。该方法兼顾运动补偿模块、去块效应滤波模块(或重建模块)和显示模块的不同需求特点,通过充分减少DDRSDRAM非读写命令的额外延时,达到较高的存储器接口效率。

基于SOPC的实时图像存储系统的设计

基于目前实时图像存储的解决方案研究的现状与发展趋势,本文研究了基于SOPC技术的实时图像存储设计方案。使用ALTERA公司的NiosII软核处理器作为总控制器,采用CCD传感器加ADV7181B视频解码芯片进行实时图像数据采集,SDRAM用来存放实时图像数据与程序,VGA控制器控制实时图像显示。