可变性能位同步电路的设计及其实现

介绍了传统的数字锁相环提取位同步信号的原理,提出了一种改进的可变性能位同步电路FPGA实现方法,该方法首先通过相位比较器得到接收码元序列与本地位同步信号之间的相位差,根据相位差来控制K计数器的计数,由计数器去控制减加脉冲数。通过设置计数器的K值,可改变电路的最大相位误差及同步建立时间等性能。

基于FPGA的快速位同步系统设计

从时分复接系统对位同步系统的性能要求出发,提出了一种基于FPGA的快速位同步系统的设计方案,给出了位同步系统的实验仿真,结果表明该系统有较快的位同步建立时间,节省了FPGA的耗用资源,系统工作稳定、可靠。

改进环路结构的Gardner定时恢复算法

针对经典的Gardner定时恢复算法存在同步建立时间长、同步稳定性能差等问题,提出一种改进环路结构的Gardner定时同步恢复算法。首先,该算法选用立方插值和分段抛物线插值两种插值滤波器进行插值,得到两路最佳插值序列;其次,分别计算两路插值序列对应的定时误差并求加权平均值,得到环路的定时误差;最后,以两路最佳插值序列的加权平均值作为环路输出。针对正交相移键控(QPSK)、正交幅度调制(16QAM)两种调制信号进行了仿真验证。仿真结果表明,该改进算法作用于QPSK信号时同步稳定性更好,相比作用于16QAM信号,其环路开始同步时码元的位置对应的序列数明显减小;并且该算法在信噪比为-5dB的情况下使QPSK信号星座图收敛半径为0.26左右,与类似锁频锁相(FPLL)的改进Gardner定时恢复算法相比收敛半径减小约0.08,该算法有效地缩短了同步建立的时间,提高了环路的稳定性,可广泛应用于高速解调系统。