千兆以太网同步检测集成电路设计

采用两级分接电路结构 ,并将同步码字检测电路置于其间 ,设计了千兆以太网同步检测集成电路 .实现 1 .2 5Gb s速率的千兆以太网数据由 1路到 1 0路的串并转换以及同步码字的检测 .分析了RC网络效应对超高速集成电路中互连线的影响 ,基于TSMC 0 .35 μmCMOS工艺建立电路模型 .使用Smartspice工具在不同温度 ( 0～ 70℃ )、电源电压 ( 3.1 5～ 3.45V)及输入信号等条件下进行仿真 .结合版图参数提取后仿真的比较 ,证明了该设计在减小规模 ,简化结构和加快仿真流程方面的有效性 .

同步数字集成电路设计中的时钟树分析

时钟树的设计是同步数字集成电路设计中的一个重要部分,对系统的性能和可靠性有很大影响.文中介绍了同步数字系统的组成和时钟偏移的定义,提出了一种时钟树结构的设计方法,基于该方法用布局布线工具Astro对一个8051芯片进行了自动时钟树分析和指定结构的时钟树分析.结果表明,用文中方法设计时钟树结构能得到比自动时钟树分析更好的效果.文中还给出了设计中门控时钟问题的解决方法.

同步数字集成电路设计中的时钟树分析

研究了同步数字系统的组成和时钟偏移,并结合一个数字集成电路8051的时钟树设计实例,介绍了时钟树的经验结构和设计方法流程.比较了采用Synopsys公司的布局布线工具实现的自动时钟树分析与指定结构时钟树分析,证明结构恰当的时钟树能得到比自动时钟树分析更好的结果.

RTL集成电路的时序深度

在高层次测试生成中 ,为了更好地利用高层次电路的结构信息 ,以Verilog硬件描述语言描述的电路为研究对象 ,提出寄存器传输级 (RTL)集成电路的静态时序深度和动态时序深度概念 .从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系 ,并结合实例分析了二者在高层次测试生成中的应用 .高层次行为信息的提取也将为高层次设计和验证提供方便 .

自动提取RTL级集成电路时序信息

文章以Verilog硬件描述语言描述的电路为研究对象,给出RTL级集成电路的静态时序深度和动态时序深度概念。从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系,并实现了信息的自动提取,从而为高层次测试生成、设计验证提供了方便。

同步数字集成电路设计中的时钟偏移分析

随着社会经济的迅速发展,同步集成电路的设计应用,在推动我国电子行业发展的同时,还给人们的日常生活带来了极大的便利。然而在实际设计中,受时钟偏移的影响,同步数字集成电路的整体性能无法得到保障,这些,都将成为当前同步数字集成电路设计人员急需完善的问题。在此,本文针对同步数字集成电路设计中的时钟偏移这一问题,做以下论述。

“中国创造”与“中国制造”同步发展 促进集成电路设计业大品牌战略的实施

一、创造是制造的源泉,制造是创造的延伸 2010年，中国的GDP总量将位居世界第二。所投入的主体生产要素是人力（廉价劳动力）、土地（基础设施与房地产）和能源（科技部部长万钢在2007年中国科协大会上的讲话中指出，从1980年到2006年，我国国民经济年均9．8％的增长，是以能源消费年均5．6％的增长为支撑的）。这一结果与人类历史发展的轨迹基本吻合。

用数字集成电路实现时序逻辑电路的功能

介绍了时序逻辑电路的概念以及用ＣＤ４０２８数字集成电路设计时序电路的实例。

专用集成电路静态时序分析

随着制程进入深亚微米时代,芯片设计和片上系统(SoC)设计越来越复杂,此一趋势使得如何确保IC质量成为目前所有设计从业人员不得不面临的重大课题。简单介绍了静态时序分析的基础概念及其在IC设计流程中的应用。

数字集成电路设计方法的论述

自1960年第一款硅集成电路被设计成功之后,集成电路就成为了高科技的象征,并且被大家广泛的关注。到今天为止,集成电路技术已经向着体积越来越小,性能越来越强的方向发展。另外我们知道与模拟电路相比,数字电路更加的稳定并且在实现功能方面都更加容易,所以本文将对数字集成电路设计方法进行详细的叙述。

数字集成电路设计方法的论述

集成电路设计随着科技的快速发展变得更加复杂,这也就导致门级电路描述难以理解和管理缺点变得更加突出,因此,利用抽象方法对电路进行设计成为了必要。下面,针对数字集成电路设计方法进行全面分析,对下一步电路系统分析研究工作提供必要的技术支撑。

CMOS数字集成电路：分析与设计（第三版）（中文版）

内容简介：本书集中讲述CMOS数字集成电路，反映现代技术的发展水平，提供电路设计的最新资料。本书共有15章。前半部分详细讨论MOS晶体管相关特性和工作原理、基本反相器电路设计、组合逻辑电路及时序逻辑电路的结构与工作原理。后半部分介绍应用于先进VLSI芯片设计的动态逻辑电路，先进的半导体存储电路，低功耗MCMOS逻辑电路，双极性晶体管基本原理和BiCMOS数字电路设计，芯片的I／O设计，电路的可制造性设计和可测试性设计等问题。

可自启动独热状态编码同步时序电路的设计

介绍了独热 (一对一 )状态编码法在设计同步时序电路中的应用。讨论了具有独热状态编码的同步时序电路的自启动的校正问题。

IC集成电路设计充电计划

班别介绍数字集成电路设计基础班课程代码:DJC003课程说明:基础知识和入门培训课程特色:学习数字IC设计流程,设计方法,对数字集成电路设计设计知识有一完整了解修课条件:理工科专科以上学历,大学英语四级课程大纲: 1．Unix/Linux操作系统使用2．文本编辑器VIM和EMACS 3．数字电路技术基础4．半导体电路和工艺基础5．数字逻辑6．数字集成电路设计流程7．硬件描述语言和电路设计8．电路验证技术9．

同步时序逻辑电路的设计技巧

在进行同步时序逻辑电路设计时 ,可在状态分配之后 ,先对状态表进行仔细的观察 ,然后可根据所选用的触发器的状态图 ,通过对触发器状态翻转条件的高度概括写出驱动方程 ;也可根据所选用的触发器的驱动表 ,利用卡诺图 。

采用独立复位信号的同步时序电路可测试性设计

针对同步时序电路提出一种结合了插入可观测点的部分复位方法 ,该方法是基于迭代计算的电路状态信息和冲突分析测度而提出的 .根据基于电路状态信息的测度和冲突分析所选择出来的部分复位触发器 ,可以割断电路中的关键回路 ,使得电路容易被初始化 ,同时减少在时序ATPG中的潜在冲突 .以前的部分复位方法中 ,部分复位的触发器不能由独立的复位信号所控制 ,这也是不能彻底改善可测试性的一个重要原因 .当部分复位触发器可以由独立的复位信号所控制时 ,电路的可测试性会显著提高 .该文提出了一种新的可测试性结构来设计部分复位触发器 ,该方法同时减小了在管脚。

同步时序电路设计的状态分配技术

给出寻求较佳或最佳状态分配的六条一般规则，并通过实例设计说明其应用．

关于同步时序逻辑电路设计中“状态简化”方法的探索

作者根据多年教学经验提出一种在同步时序逻辑电路的设计过程中“通过直接观察电路必须记忆的各个状态所产生的效果而合并状态”进行“状态简化”的方法。

SDH专用集成电路的FPGA验证

在专用集成电路的设计中，采用 Ｆ Ｐ Ｇ Ａ 来验证专用集成电路的功能是一个重要而必不可少的过程。本文介绍了用２ 片 Ａｌｔｅｒａ 公司的 Ｆ Ｌ Ｅ Ｘ１０ Ｋ 系列 Ｆ Ｐ Ｇ Ａ 验证 Ｓ Ｄ Ｈ 大规模专用集成电路功能的过程，给出了在专用集成电路设计中充分利用 Ｅ Ｄ Ａ 工具和原有集成电路的设计成果进行 Ｆ Ｐ Ｇ Ａ 验证的步骤。

卡诺图在同步时序电路设计中的应用

卡诺图是数字电路中不可或缺的工具,广泛运用于函数化简和电路设计中.将卡诺图应用在同步时序电路设计方面,分别讨论在利用D功能、JK功能和T功能触发器进行电路设计及电路自启动分析中卡诺图的应用技巧.结果表明,巧妙使用卡诺图能大大降低同步时序电路设计的工作量及设计难度,并有助于得到最简单的设计结果.