时滞Lorenz混沌系统的同步电路实现及在保密通信中的应用

同步电路是实现保密通信的前提和基础,为了将混沌同步控制应用于保密通信,本文对给出的时滞Lorenz混沌系统设计了相应的同步电路.首先,运用数值仿真对系统的分岔图、相图、功率谱、Poincare映射进行分析.其次,给出了时滞Lorenz混沌系统的同步电路,并推导出各元件的有效值,在此电路的基础上利用电路仿真软件Electronic Workbench(EWB)进行了仿真实验.整个电路结构简单,实现容易,能够通过调节部分元件有效值获得丰富的混沌信号和较好的同步性能.最后借助于所研究的时滞Lorenz混沌系统的同步电路,利用混沌掩盖技术实现图像保密传输,并能正确有效地恢复出原文图像.

JESD204B协议中发送端同步电路设计与实现

作为JEDEC最新的AD/DA采样数据传输协议,JESD204B协议新增了对多通道串行传输的同步支持。为了确保多通道同步传输的准确性,发送端同步电路采用Verilog HDL设计并实现了协议规定的码群同步,初始通道对齐与的同步字节替换等功能。Modelsim仿真结果验证了发送端同步电路符合协议要求,Design Complier(0.18μm工艺库)综合结果表明电路在数据传输阶段的处理频率达到255.03 MHz,可应用于JESD204B高速串行接口电路设计中。

单相UPS电源的锁相同步电路设计

通过单相不间断UPS电源的设计实践 ,介绍了后备式方波输出UPS、带输出变压器在线式UPS和无输出变压器在线式UPS锁相同步电路的设计。

解同步电路中的功耗优化方法

针对解同步方法设计的异步电路存在冗余功耗的问题,提出一种功耗优化的解同步异步电路设计方法.首先以迭代结构乘法器为例分析操作数及电路操作行为对异步流水线功耗的影响;然后将窄数据特性及操作行为特性引入到解同步设计方法中,其中窄数据特性用于优化数据通路,操作行为特性用于优化控制通路;最后采用该方法对异步传输触发体系结构(TTA)微处理器计算内核进行功耗优化设计.实验结果表明,结构优化后的异步TTA微处理器内核功耗明显减少,约为解同步异步内核功耗的60%.

一种单输入控制器下的忆阻混沌同步电路设计与实现

该文提出一种在单输入控制器下基于忆阻器的混沌同步模拟电路设计及其实现方法,并将它应用于基于忆阻混沌同步的保密通信。首先,基于混沌同步理论,构建了混沌同步系统及保密通信模型,并设计实现了一种4阶压控忆阻混沌电路和混沌加密解密电路。其次,将所设计的忆阻混沌电路作为混沌驱动和响应电路,根据它们的误差系统设计了一种单输入混沌同步控制器,并将其实现于忆阻混沌同步电路当中。最后,完成了基于忆阻混沌同步的保密通信电路实验。实验结果表明,所设计忆阻混沌同步电路结构简单、操作方便、波形良好,在单输入控制器下电路能够快速同步并保持稳定,且在保密通信实验中信号还原度高、受损程度小、抗破译能力强,具有一定的理论意义与潜在的实用价值。

可变性能位同步电路的设计及其实现

介绍了传统的数字锁相环提取位同步信号的原理,提出了一种改进的可变性能位同步电路FPGA实现方法,该方法首先通过相位比较器得到接收码元序列与本地位同步信号之间的相位差,根据相位差来控制K计数器的计数,由计数器去控制减加脉冲数。通过设置计数器的K值,可改变电路的最大相位误差及同步建立时间等性能。

基于FPGA的数字通信系统同步电路设计

在MAXPLUSⅡ平台上采用图形设计和VHDL硬件描述语言设计方式 ,设计了数字通信系统的位同步电路和帧同步电路 ,编译仿真后下载到一片FPGA芯片上 ,形成在线可编程嵌入式系统。整个电路集成在一片FPGA芯片上 ,不仅集成度高、功耗小、可靠性好、调试维护方便 。

数字锁相环码位同步电路的改进

在指出现有的数字锁相环码位同步电路在抗干扰性能方面存在的缺陷后，提出了一种改进的位同步抗干扰电路．

一种高速数据接收同步电路的设计

介绍了一种高速数据接收同步技术,用以解决在高速、超高速情况下数据同步困难的问题。随着电路工作频率的提升,数据的稳定有效周期变得越来越短,对采样时钟的时序要求也越来越高,特别是由于工艺波动、温度变化等原因,数据与时钟的相位关系发生变化,导致时钟采样时发生误码,电路不能正常工作。采用该数据接收同步技术,可以将时钟采样设置为最佳时序,并且当时钟与数据相位关系变化时,能自动对时钟相位进行调节,重新回到最佳时序,从而大大提高数据接收的可靠性。

基于80C196MC的智能软启动器的同步电路设计

文章详细介绍了一种以INTEL 80C196MC单片机为控制芯片的智能软启动器同步电路的硬件设计、相序检测原理以及软件实现。该电路利用单片机的捕获功能实现了三相电过零时刻的捕获,既实现了相序检测,又为80C196MC的波形发生器软件编制PWM波提供了基准时刻。实际应用表明,该电路运行良好。

用ISP技术实现的数字通信系统同步电路

本文给出了一种由全数字电路构成的，用先进ISP技术实现的数字通信系统同步电路，详细介绍该电路的工作原理，并给出了在ispEXPERT SYSTEM下的仿真结果和下载在ISPL1032芯片的电路。该同步电路实现了全数字化，整个电路集成在一个ISPL1032芯片内，为实现通信系统全数字化，用超大规模技术实现创造了基础。

多CCD图像传感器同步电路

对多 CCD 探测系统的应用,从分立元件电路和集成电路两个角度介绍了多 CCD 图象传感器同步电路。

基于锁相环倍频同步电路的电源改进

针对某种采用锁相环和倍频器构造同步电路的可控硅电源 ,在实际应用中需要辨别相序接入市电的缺点 ,分析其原因 ,给出了无需分相序接入的改进方案 。

数字伴音帧同步电路的设计及其性能分析

本文对数字伴音帧同步电路的帧码长度和码型选择进行了理论分析,提出一种用MSI组件构成的3帧检测帧同步电路,其优点是工作稳定可靠、电路简单、通用性强。文中还对帧同步电路性能进行了研究,给出了实验结果。

多时钟系统下跨时钟域同步电路的设计

针对当前SOC内部时钟越来越复杂、接口越来越多以及亚稳态、漏信号等常见的各种问题,分析了以往的优化方法的优缺点,然后从电路的角度出发,提出了一种新的SOC跨时钟域同步电路设计的方法。这种方法电路简单,可靠性高,通过仿真实验和实测实验验证,能够在多时钟系统中适应最小输入脉宽、不漏信号、避免误触发和多触发,且很好地解决了亚稳态等问题。

同步电路设计中CLOCK SKEW的分析

Clock skew是数字集成电路设计中一个重要的因素。本文比较了在同步电路设计中 0 clock skew和非 0clock skew时钟分布对电路性能的影响 ,分析了通过调整时钟树中 CL OCK SKEW来改善电路性能的方法 ,从而说明非 0 clock skew时钟分布是如何提高同步电路运行的最大时钟频率的。

基于ISP技术的数字通信系统同步电路分析

在当前社会中,数字通信系统是一种较为先进的系统,在很多相关领域中,都得到了十分广泛的应用,并且取得了十分良好的应用效果。同步电路是数字通信系统中的重要组成部分,其运行状态将会对数字通信系统的性能产生直接的影响。因此,本文以ISP技术为基础,首先分析了同步电路的工作原理,然后对数字通信系统同步电路各个模块的设计进行了分析。

数字音频广播接收机载波同步电路设计及实现

针对DAB接收机载波同步系统中的细频偏检测和校正,应用CORDIC算法设计了适于硬件实现的算法和电路设计,并用FPGA验证了设计,该设计已经应用于所研制的DAB接收机中。

FPGA同步电路设计技巧

随着FPGA技术的不断发展,该产品的集成度和性能不断提高,因而,该产品广泛应用于数据处理、仪器、工业控制、军事及航天航空等领域。文章介绍了同步电话与异步电路的基本概念、FPGA现场集中常见的问题和同步逻辑电路设计中的基本技巧。

一种解同步电路优化设计方法的研究和实现

解同步电路设计方法可以与现有EDA工具较好地兼容,可以极大地提高异步电路的设计效率.基于解同步电路的抽象模型——控制图,提出了一种解同步电路优化设计方法,优化过程由解同步电路的性能评价函数作为指导,在不影响电路性能的前提下有效地减小电路控制通路的面积.选取了一系列标准测试电路进行了实验,最终解同步电路控制通路所需的局部控制器数量减少了54%,C门的数量减少了76.3%.采用该设计方法,设计实现了0.35μm工艺条件下的32位解同步乘法器,实验结果表明,相对于传统的解同步电路设计方法,提出的优化设计方法可以在保持电路性能的前提下有效地减小电路的面积.