基于FPGA的8B/10B编解码IP核设计

8B/10B编码技术将数据和时钟合并传输,有效减少电缆数量,广泛应用于质量体积受限的航天器上。针对FPGA自带的8B/10B IP核受版权限制、代码不透明的问题,设计了一个自主可控、移植性好、运行速率高、可靠性强的8B/10B编解码的IP核,除时钟外基于逻辑设计,其中编解码模块采用5B/6B与3B/4B 2个查找表降低资源占用,在解码端选取同频多相采样方法实现时钟与数据的恢复,有效降低解码器的采样频率。最后采用航天上常用的Virtex-4、Virtex-5和Kintex-7系列的FPGA进行误码率测试,在80 Mbps的通信速率下误码率小于10-9,验证了IP核设计的可靠性。