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采用吞脉冲技术小数分频器的FPGA实现 被引量:8
1
作者 潘明 龚然礼 《计算技术与自动化》 2003年第3期26-29,共4页
给出了一种新型的基于FPGA的吞脉冲小数分频器,推导了小数分频器输出频率与输入频率之间的函数关系,给出了基于MATLAB的数学仿真和基于MAX_PLUSII的FPGA功能仿真波形。实验结果表明,输出信号频率与预置删除脉冲数之间是线性变化的。
关键词 FPGA 可编程逻辑器件 小数分频器 吞脉冲技术 数学仿真
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低功耗可编程吞脉冲计数器设计 被引量:1
2
作者 金晶 周健军 莫亭亭 《信息技术》 2008年第4期67-69,共3页
介绍了一种基于0.18μm CMOS工艺的频率合成器子电路吞脉冲计数器的设计方法,并对电路功耗进行了优化。仿真结果表明,该计数器可与双模预分频器构成分频比连续变化的可变分频器,系统最高工作频率为7.5GHz,双模预分频器为采用相位切换结... 介绍了一种基于0.18μm CMOS工艺的频率合成器子电路吞脉冲计数器的设计方法,并对电路功耗进行了优化。仿真结果表明,该计数器可与双模预分频器构成分频比连续变化的可变分频器,系统最高工作频率为7.5GHz,双模预分频器为采用相位切换结构的16/17预分频器,吞脉冲计数器部分最高工作频率为700MHz,电源电压2V,消耗电流小于0.4mA。 展开更多
关键词 吞脉冲计数器 频率综合器 低功耗 CMOS
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高速吞脉冲程序分频器的电路设计与PSPICE模拟
3
作者 邝小飞 陈迪平 +2 位作者 郭辉 朱小莉 王镇道 《微电子学》 CAS CSCD 北大核心 2002年第5期344-347,共4页
介绍了一种新的吞脉冲程序分频器的电路设计 ,并用 0 .8μm CMOS工艺模型在微机上进行了 SPICE模拟 ,其最高工作频率可达 1 .7GHz。与一般吞脉冲程序分频器相比 ,具有电路简洁、高频、快速的特点 ,可广泛应用于各种锁相频率合成器中。
关键词 吞脉冲程序分频器 CMOS 集成电路 PSPICE模拟 锁相环
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应用于倍频电路的吞脉冲分频器设计
4
作者 张振宇 赵秋玲 《电子技术应用》 北大核心 2011年第11期67-69,共3页
分析了应用于倍频电路的吞脉冲分频器的工作原理,建立了基于Simulink和FPGA的分频器模型。实验结果表明,该分频器可以实现双模分频功能,并能大幅度降低数字电路的功耗,为开发实用倍频电路提供了可行途径。
关键词 倍频电路 吞脉冲分频器 功耗
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吞脉冲技术实现小数分频的实用方法
5
作者 汤辉 倪仁品 《机械与电子》 2011年第3期73-74,共2页
以增量式旋转编码器输出脉冲为研究对象,以单片机AT89S8252为处理单元,用一种简单易行的方法实现了对编码器脉冲的任意小数分频。相比基于FPGA的小数分频系统,该方法设计简单、器件普及、价格低廉。
关键词 吞脉冲 单片机 编码器
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利用MC145152-2设计吞脉冲锁相频率合成器
6
作者 何红松 《零陵学院学报》 2004年第6期71-74,共4页
本文首先介绍专用集成锁相频率合成器芯片MC145152-2的结构特点和应用原理,然后介绍吞脉冲程序分频器原理,最后详细讨论用MC145152-2和MC12017构成吞脉冲锁相频率合成器电路的设计方法。
关键词 PLL频率合成器 双模前置分频器 吞脉冲程序分频器 电路设计
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小数分频在吞脉冲频率合成器中的实现 被引量:1
7
作者 王传杰 王凯 马骏 《电子器件》 EI CAS 2005年第3期645-647,共3页
结合ANYO公司的LC72130的具体电路,介绍了吞脉冲与小数分频的概念。并由此推导出了吞脉冲锁相频率合成器的输出频率Fo、双模前置分频器的输出频率FP和参考频率FR之间的关系式。应用此关系式提出了一种新的小数分频理论及实现电路框图,... 结合ANYO公司的LC72130的具体电路,介绍了吞脉冲与小数分频的概念。并由此推导出了吞脉冲锁相频率合成器的输出频率Fo、双模前置分频器的输出频率FP和参考频率FR之间的关系式。应用此关系式提出了一种新的小数分频理论及实现电路框图,使单环锁相频率合成器的平均分频比变为小数,从而可以解决频率合成器中高鉴相频率和高分辨率之间的矛盾。 展开更多
关键词 小数分频 吞脉冲 锁相环
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在锁相环吞脉冲频合器中实现可调小数分频
8
作者 杨志人 容太平 王凡 《华中理工大学学报》 CSCD 北大核心 1998年第6期35-36,共2页
推导出了吞脉冲技术锁相环频率合成器的输出频率Fo、双模前置分频器的输出频率Fp和参考频率Fr之间的关系式.经宽覆盖(138.000~167.000MHz)、高稳定度(10-6)、多通道(每通道间隔25kHz)频合器实... 推导出了吞脉冲技术锁相环频率合成器的输出频率Fo、双模前置分频器的输出频率Fp和参考频率Fr之间的关系式.经宽覆盖(138.000~167.000MHz)、高稳定度(10-6)、多通道(每通道间隔25kHz)频合器实验论证,关系式成立.应用此关系式提出了一种新的小数分频理论和实现电路框图,该理论能解决单环频合器中高鉴相频率与高频分辨率之间的矛盾. 展开更多
关键词 频率合成器 吞脉冲技术 小数分频 分频器
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吞脉冲多位小数分频器
9
作者 王建锁 《无线电工程》 1989年第3期63-66,共4页
本文介绍了多位小数分频的基本原理,详细介绍了一种吞脉冲三位小数分频器方案。经过实验证明,此方案设计合理,具有较高的实用价值。
关键词 分频器 吞脉冲 小数 分频
全文增补中
吞除脉冲式数字锁相频率合成器的设计 被引量:3
10
作者 陈昶 《太原师范学院学报(自然科学版)》 2011年第3期78-81,共4页
文章介绍了通信系统中的吞除脉冲技术,然后分析了专用数字集成锁相频率合成器MC145152-2芯片的结构特点及应用原理,最后详细介绍了一种用MC145152-2芯片配合外置分频器MC12018构成吞除脉冲式数字锁相频率合成器电路的设计方法.
关键词 脉冲 频率合成器 锁相环 MC145152-2
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可编程脉冲吞除频率合成器及其应用分析
11
作者 孙传友 《江汉石油学院学报》 CSCD 北大核心 1991年第3期79-84,108,共7页
可编程脉冲吞除频率合成器是应用微程序控制技术和脉冲吞除技术构成的一种新颖的数字式频率合成器,它的电路结构简单,可以在不改变输入基准频率和电路结构的前提下,通过“编程”来改变输出频率。所产生的输出频率准确稳定,且能灵活改变... 可编程脉冲吞除频率合成器是应用微程序控制技术和脉冲吞除技术构成的一种新颖的数字式频率合成器,它的电路结构简单,可以在不改变输入基准频率和电路结构的前提下,通过“编程”来改变输出频率。所产生的输出频率准确稳定,且能灵活改变。文章阐述了这种新型频率合成器设计的数学依据,并以SN368遥测地震仪控制系统主时钟电路为实例,对其电路结构和工作原理进行了深入剖析。 展开更多
关键词 遥测 地震仪 频率合成器 脉冲
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MB1504集成锁相频率合成器 被引量:2
12
作者 顾宝良 《电子技术应用》 北大核心 1996年第12期54-56,共3页
介绍一种片内带有520MHz高速双模前置分频器的集成销相频率合成器芯片MB1504系列的应用方法和构成频率合成器电路的设计原理.
关键词 双模前置分频器 吞脉冲计数 频率合成器 锁相
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多周期测量法在I/F变换器测试系统中的应用 被引量:3
13
作者 耿朝阳 钟联炯 +1 位作者 王健 张志文 《西安工业学院学报》 2004年第3期262-265,291,共5页
本文讨论了多周期测量法、测频法和测周法这三种频率测量方法的特点 ,介绍了多周期测量技术的原理和软硬件设计方法 ,以及该技术在I/F变换器测试系统中的应用 .为了提高测量I/F变换器输出信号频率的精度 ,引入多周期测量法 ,使得测试系... 本文讨论了多周期测量法、测频法和测周法这三种频率测量方法的特点 ,介绍了多周期测量技术的原理和软硬件设计方法 ,以及该技术在I/F变换器测试系统中的应用 .为了提高测量I/F变换器输出信号频率的精度 ,引入多周期测量法 ,使得测试系统在较宽的频段内都能保持很高的测量精度 ,不仅能测量普通的周期信号的频率 ,而且可以测量非等间隔信号的频率 。 展开更多
关键词 I/F变换器 多周期测量 吞脉冲信号 计数器
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MB1504集成锁相频率合成器
14
作者 王安蓉 《渝西学院学报(自然科学版)》 2005年第3期30-34,共5页
介绍了一种片内带有520MHz高速双模前置分频器的集成锁相频率合成器芯片MB1504系列的应用方法和构成频率合成器的设计原理,以及如何实现满足要求的低相位噪声、低功耗、高可靠性的频率综合器.
关键词 锁相环 双模前置分频器 吞脉冲计数 频率合成
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应用于频率合成器的宽分频比CMOS可编程分频器设计 被引量:5
15
作者 鞠英 文光俊 杨拥军 《现代电子技术》 2011年第4期162-165,共4页
提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构,可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合(SCL)逻辑结构的模拟电路实现,相对于采用数字电路实现降低了电路的噪声和减少了版图面积... 提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构,可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合(SCL)逻辑结构的模拟电路实现,相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时,对可编程分频器中的检测和置数逻辑做了改进,提高分频器的工作频率及稳定性。最后,采用TSMC的0.13μm CMOS工艺,利用Cadence Spectre工具进行仿真,在4.5 GHz频率下,该分频器可实现200515的分频比,整个功耗不超过19 mW,版图面积为106μm×187μm。 展开更多
关键词 可编程分频器 吞脉冲结构 4/5预分频器 检测和置数逻辑
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一种数字调频系统专用频率合成芯片的设计 被引量:2
16
作者 刘莎 卢雪萍 马骏 《信息技术》 2004年第3期32-34,共3页
针对汽车音响收音数字调谐系统的实例,介绍了一种广播用双波段锁相环频率合成芯片的设计方法。设计采用串行端口按位传输数据的方式,在程序分频器部分使用了吞脉冲技术,不仅简化了控制器的操作,同时也获得了较高的频率分辨力,实际产品... 针对汽车音响收音数字调谐系统的实例,介绍了一种广播用双波段锁相环频率合成芯片的设计方法。设计采用串行端口按位传输数据的方式,在程序分频器部分使用了吞脉冲技术,不仅简化了控制器的操作,同时也获得了较高的频率分辨力,实际产品具有广泛的市场前景。 展开更多
关键词 数字调谐系统 锁相环频率合成芯片 吞脉冲计数器 串行数据传输
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数字调频系统专用频率合成电路的设计 被引量:1
17
作者 刘莎 卢雪萍 马骏 《电子元器件应用》 2004年第4期40-42,共3页
针对汽车音响收音数字调谐系统的实例,介绍一种广播用双波段锁相环频率合成电路的设计方法。该设计采用串行端口按位传输数据的方式,在程序分频器部分使用吞脉冲技术,不仅简化了控制器的操作,而且获得了较高的频率分辨率,具有广泛的市... 针对汽车音响收音数字调谐系统的实例,介绍一种广播用双波段锁相环频率合成电路的设计方法。该设计采用串行端口按位传输数据的方式,在程序分频器部分使用吞脉冲技术,不仅简化了控制器的操作,而且获得了较高的频率分辨率,具有广泛的市场前景。 展开更多
关键词 数字调谐系统 锁相环频率合成电路 吞脉冲计数器 串行数据传输
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一种应用于GSM接收机频率合成器的多模分频器
18
作者 杨仿 苏彦锋 +1 位作者 李宁 任俊彦 《微电子学》 CAS CSCD 北大核心 2006年第3期366-369,共4页
介绍了一个多模分频器的设计。为了提高工作速度,采用吞脉冲(pulse-swallow)结构,并且两个计数器均采用改进的检测与置数逻辑;但经过分析,发现在吞脉冲结构下,采用该改进逻辑会存在时序问题。文章提出一种解决方法。经SpectreRF模拟,在S... 介绍了一个多模分频器的设计。为了提高工作速度,采用吞脉冲(pulse-swallow)结构,并且两个计数器均采用改进的检测与置数逻辑;但经过分析,发现在吞脉冲结构下,采用该改进逻辑会存在时序问题。文章提出一种解决方法。经SpectreRF模拟,在SMIC 0.18μm CMOS工艺条件下,最高工作频率可达3.7 GHz,消耗电流1.4 mA,芯片版图面积150μm×130μm。 展开更多
关键词 多模分频器 吞脉冲结构 检测与置数逻辑
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一种数字调谐系统专用频率合成芯片的设计
19
作者 刘莎 卢雪萍 马骏 《电声技术》 2005年第4期31-33,共3页
针对一个汽车音响收音数字调谐系统的实例,介绍了一种广播用双波段锁相环频率合成芯片的设计方法。其中采用串行端口按位传输数据的方式,在程序分频器部分使用了吞脉冲技术,不仅简化了控制器的操作,同时也获得了较高的频率分辨力,实际... 针对一个汽车音响收音数字调谐系统的实例,介绍了一种广播用双波段锁相环频率合成芯片的设计方法。其中采用串行端口按位传输数据的方式,在程序分频器部分使用了吞脉冲技术,不仅简化了控制器的操作,同时也获得了较高的频率分辨力,实际产品具有广泛的市场前景。 展开更多
关键词 数字调谐系统 锁相环频率合成器 吞脉冲计数器 串行数据传输
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Design of Down Scalers in Mixed-Signal GHz Frequency Synthesizer 被引量:1
20
作者 徐勇 王志功 +3 位作者 仇应华 李智群 胡庆生 闵锐 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2005年第9期1711-1715,共5页
An optimized method is presented to design the down scalers in a GHz frequency synthesizer. The down scalers are comprised of dual modulus prescaler (DMP) and programmable & pulse swallow divider,different methods ... An optimized method is presented to design the down scalers in a GHz frequency synthesizer. The down scalers are comprised of dual modulus prescaler (DMP) and programmable & pulse swallow divider,different methods of high frequency analog circuit and digital logical synthesis are adopted respectively. Using a DMP high speed, lower jitter and lower power dissipation are obtained,and output frequency of 133.0MHz of the DMP working at divide-by-8 shows an RMS jitter less than 2ps. The flexibility and reusability of the progrs, mmable divider is high;its use could be extended to many complicated frequency synthesizers. By comparison,it is a better design on performance of high-frequency circuit and good design flexibility. 展开更多
关键词 PLL frequency synthesizer dual-modulus prescaler PROGRAMMABLE pulse swallow divider
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