基于ESL的AVS帧内预测算法周期精确级建模

以AVS解码器中帧内预测算法为研究对象,利用ARM的ESL平台SoC Designer建立了周期精确级的帧内预测模型。该模型采用了可重构设计的方法。并对模型的加速性能进行了分析,实验结果表明该模型大大加快了解码的仿真速度。最后利用EDA软件给出了模型VLSI设计后的综合结果。

北桥设计中的总线周期精确事务级建模

总线周期精确事务级建模能解决系统设计中的仿真精度和速度之间的矛盾。以北桥中的总线设计为背景,采用SystemC中接口方法调用的原理,实现了对Wishbone总线的周期精确事物级建模,并给出了具体的实现方法和测试方法,具有一定的通用性。

周期级精确的微体系结构模拟器开发环境

为了提高开发高精度微体系结构模拟器的效率,设计了一种微体系结构模拟器开发环境uArch IDE。uArch IDE对处理器中的信号传递以及执行块进行抽象,通过调度算法模拟处理器硬件的并行行为。uArch IDE将模拟算法与用户自定义微体系结构相互独立使得开发环境与体系结构无关,并通过分析模拟器运行特征优化了在uArch IDE中开发的模拟器的执行效率。以MIPS 32处理器作为测试用例,uArch IDE生成的模拟器与Verilog建立的前仿模型进行比较,模拟器在模拟精度上达到周期级准确,模拟速度是后者的123倍。

基于SystemC的SoC行为级软硬件协同设计

针对目前SoC设计中存在的软硬件协同验证的时间瓶颈问题,提出了一种使用系统建模语言SystemC对SoC进行总线周期精确行为级建模的方法,采用该方法构建SoC芯片总线周期精确行为级模型进行前期验证。该模型基于32位RISC构建,并可配置其它硬件模块。实验结果表明:模型完全仿真实际硬件电路,所有的接口信号在系统时钟的任一时刻被监测和分析,很大程度地提高了仿真速度,并且可以在前期作系统的软硬件协同仿真和验证,有效地缩短了目前SoC芯片设计中在RTL级作软硬件协同仿真验证时的时间开销。

VLIW架构处理器软件模拟器设计

分析VLIW架构处理器特点,设计周期级精确的指令集模拟器。模拟器被按照功能划分为若干具有规范接口的模块。通过修改、替换模块可快速构建新模型,具有较好的可扩展性。采用高效的二进制指令译码算法和JIT-CCS技术提高性能。实践表明,本模拟器在处理器设计过程中起到重要作用。