基于Viterbi-双向搜索的咬尾码最大似然译码算法

传统咬尾码最大似然(ML)译码算法在译码时存在两个问题:复杂度高和消耗存储空间大。针对这两个问题,该文提出了一种基于Viterbi算法和双向搜索算法的最大似然译码算法。新算法利用Viterbi算法得到的幸存路径度量值与最大似然咬尾路径度量值的关系,删除不可能的起始状态及其对应的咬尾格形子图,缩小搜索空间;然后利用双向搜索算法中门限值与最大似然咬尾路径度量值的关系来降低双向搜索算法的复杂度,从而得到一种在咬尾格形图上高效率的最大似然译码算法。新的最大似然译码算法不仅降低了译码复杂度,同时降低了译码器对存储空间的需求。

基于可信位置排序的咬尾卷积码译码算法

咬尾卷积码的传统译码算法没有考虑咬尾格形图的循环性,译码起始位置固定,译码效率相对较低。该文首次证明了咬尾卷积码基于格形图的译码算法与译码起始位置无关,即从任意位置开始译码得到的最优咬尾路径即为全局最优咬尾路径。基于此提出一种基于可信位置排序的咬尾卷积码译码算法。新算法利用咬尾格形图的循环性,根据接收到的信道输出序列估算每个译码起始位置的可靠性,从而选择一个可靠性最高的译码起始位置。和传统译码算法相比,所提算法具有更快的收敛速度。

一种咬尾双二进制Turbo码并行译码方案

针对双二进制Turbo译码使用并行、滑动窗联合译码技术时,其咬尾的编码构造和窗分割导致边界状态值难以获取的问题,提出了一种新咬尾Turbo码并行、滑动窗译码方案——扩展交叠方案。该方案采用了边界状态盲估计和滑动窗状态回溯两种新译码技术。相比于传统的边界状态度量传播方法(又称迭代法),新方法一方面提高了边界状态度量的准确性,从而加快了译码收敛速度,一定程度上减小了高信噪比下的性能损失;另一方面避免了存储前一次译码的迭代度量值,更有利于硬件设计。仿真表明,新方案在64左右的中等窗长下即可消除并行和滑动窗影响,逼近原始无并行无滑动窗译码的性能,且窗长越小,其相较传统迭代法带来的译码性能增益就越明显。该方案具有较好的实用性和应用价值,可以满足5G的高速率、低时延和低存储的数据传输要求。

应用设计:基于Cell/B.E.的高性能维特比解码器

维特比解码现今有着广泛的应用。由于其运算量较大,因而经常用ASIC芯片,FPGA芯片或者其他经过优化的专用硬件加速器来实现。随着近几年来多核技术的迅猛发展,多核处理器平台已经成为软件无线电(SR)系统的一个合理的选择。Cell宽带处理引擎处理器是由索尼、东芝、IBM三家公司联合研制的最新的多核处理器。在本论文中,我们主要介绍一种基于Cell处理器的64状态数的软输入维特比解码器,可应用于WiMAX软件无线电基带系统中等。我们使用的是运行在3.2GHz时钟频率的Cell处理器。需要解码的是咬尾卷积码,只利用其中的一个协处理器单元(SPE),我们的维特比解码器可以达到30Mb/s的吞吐率。从这个性能数据可以看出,我们所介绍的这种维特比解码实现方案是特别有效的,可以很容易地整合到软件无线电系统中去,并能提供相当好的性能,从而给出高度集成化的软件无线电解决方案。本文所提到的维特比解码模块的优化方法可以扩展到Cell平台上其他应用的实现和优化中。

一种改进的Turbo码结构设计及DSP实现

针对传统Turbo码在高码率场景下的错误平层问题,以及通信数据链项目中更大的码率范围需求,研究了增强型Turbo码方案和并行译码算法。采用咬尾码结构解决了译码错误平层问题,设计了更低码率的编译码器结构,以满足更低的码率范围,并取得了0.4~0.6 dB的误码率(Bit Error Ratio,BER)性能提升。最后结合并行译码算法和数字信号处理器(Digital Signal Processor,DSP)(TMS320C668)优化技术,对译码器的定点实现进行了优化,使译码计算取得了2.6~3.7的加速比。仿真和项目验证表明该设计具有良好的性能和较高的工程实践价值。