高速CMOS预放大-锁存比较器设计

基于预放大-锁存理论,提出了一种带1级预放大器的高速CMOS锁存比较器电路拓扑 结构;阐述了其传输延迟时间、回馈噪声和输入失调电压的改进方法。采用典型的0.35μm／3.3 V 硅CMOS工艺模型,通过Cadence进行模拟验证,得到其传输延迟时间380 ps,失调电压6.8 mV, 回馈噪声对输入信号产生的毛刺峰峰值500μV,功耗612μW。该电路的失调电压和回馈噪声与带 两级(或两级以上)CMOS预放大锁存比较器的指标相近,且明显优于锁存比较器。其功耗和传输 延迟时间介于两种比较器之间。该电路可用于高速A／D转换器模块与IP核设计。

新型高速低功耗CMOS预放大锁存比较器

基于预放大锁存快速比较理论,提出了一种新型高速低功耗CMOS比较器的电路拓扑。采用典型的0.35μm/3.3 V硅CMOS工艺模型,用Cadence软件进行模拟仿真,比较器延迟时间为231 ps,比优化前降低了235 ps;其回馈噪声对输入信号和电阻串参考电压产生的毛刺峰值分别为6.35 mV和1.57 mV;电路功耗118.6μW。运用该结构的比较器具有快速过驱动恢复能力,大幅度提高了比较器的速度;能有效抑制其回馈噪声,功耗低,可用于高速低功耗A/D转换器模块的设计。

一种应用于流水折叠式A/D转换器的失调抵消预放大器

根据流水折叠式A/D转换器的应用要求,设计了一种失调抵消预放大器.采用开关电容电路实现失调存储技术,以减小输入失调电压对转换精度的影响,并通过引入MOS电容实现回馈噪声中和技术.基于SMIC 0.18μm CMOS工艺,在1.8V电源电压、200MHz时钟频率下,对所设计的预放大器进行了功能验证和蒙特卡洛分析.其失调方差仅为3.24mV,功耗为362μW.测试了整个10位100MS/s A/D转换器,最大INL和DNL分别为1.6LSB和0.6LSB.在fin=32MHz,fs=100MHz时,测得SFDR为55dB.

高速高精度钟控比较器的设计

为满足10位高分辨率A/D转换器的需要,设计了一种高速高精度钟控电压比较器,着重对其速度和回馈噪声进行了分析与优化。该比较器采用前置预放大器结构实现了高比较精度,利用两级正反馈环路结构的比较锁存器提高了比较器的速度,隔离技术和互补技术的应用实现了低回馈噪声。基于TSMC 0.18μm CMOS标准工艺,用Ca-dence Spectre模拟器进行仿真验证,结果表明比较器的工作频率可达300 MHz,LSB(Least Significant Bit)为±1 mV,传输延时为360 ps,功耗为2.6 mW,可达到10位的比较精度。该电路可适用于高速高精度模数转换器与模拟IP核的设计。