优化阵列结构的5ns 32kb CMOS SRAM及其外围电路

设计了一个地址有效时间为５ｎｓ的３２ｋｂ（２ｋ×１６位）ＣＭＯＳ静态随机存储器。设计中采用优化的阵列结构、分段字线译码，以达到１．７５ｍＷ／ＭＨｚ的低功耗；采用位线平衡技术、高速两级敏感放大器及可预置电压的数据输出缓冲，以提高存储器的读写频率。同时，利用两级敏感放大器的层次式结构降低数据线的电压幅度，进一步降低了功耗。