一种基于FPGA的高斯随机数生成器的设计与实现

基于FPGA的高斯随机数生成器需要满足可重构、高吞吐率和高硬件资源使用效率等要求.文中提出了一种易于硬件实现的状态转换逻辑结构,并给出了均匀分布随机数周期和输出位宽的配置方法和配置原则.文中详细分析了应用"最值分析法"和"静态误差分析法"求解Box Muller算法实现过程中各操作数位宽的具体过程.硬件实现结果在Xilinx Vertex 5上的工作速度为491 MHz,吞吐率为9.82×108samples/second,硬件资源使用效率为2.085×106samples/second/slice.文中作者使用DIEHARD测试集、χ2和K-S方法对产生的随机数质量进行了检测,文中给出了结果.