块浮点算法在数字脉冲压缩中的应用

应用块浮点算法设计并实现了某雷达接收机数字脉冲压缩系统,着重阐述了块浮点部件的设计原理与实现,并对块浮点、定点算法中截断误差对数字脉冲压缩的影响进行了计算机仿真分析.脉压系统使用FPGA实现,可完成1024点和256点脉压处理,最快时间分别为57.70s和12.65s.

块浮点量化(BFPQ)在星载合成孔径雷达(SAR)回波数据压缩中的应用

ＳＡＲ原始回波信号的相关性较差，因此基于数据相关性的传统压缩方法对星载ＳＡＲ回波信号的数据压缩不再实用。主要研究了块浮点量化（ＢｌｏｃｋＦｌｏａｔｉｎｇＰｏｉｎｔＱｕａｎｔｉｚａｔｉｏｎ，ＢＦＰＱ）算法的基本理论及其在星载ＳＡＲ回波信号压缩中的应用。采用ＢＦＰＱ算法对ＥＲＳ１回波数据和仿真回波数据进行了压缩并与均匀量化方法进行了比较，实验结果验证了其性能的优越性。

基于FPGA的块浮点FFT的实现

在分析基-2 FFT算法的基础上,提出一种用FPGA实现FFT的方法.用块浮点机制,动态扩大数据范围,在速度和精度间得到折衷;模块化设计,易于实现更多点数的FFT运算.采用Verilog语言编程实现,在Quartus II和Modelsim平台下进行逻辑综合和时序仿真,时序分析结果与Matlab计算结果相比较验证了程序的正确性.

基于混合基的类浮点可变点FFT处理器的ASIC实现

为了对数字信号处理领域中的核心算法快速傅里叶变换(FFT)进行加速,需要设计专门的FFT处理器。由于在数字信号处理领域经常使用不同点数的FFT,提出一种采用基2-基4混合基的点数可配置的FFT处理器实现方案。同时,为了提高运算精度且不增加硬件资源与实现复杂度,首次提出类浮点数据格式。该类浮点数据格式采用浮点数据的设计思想表示整数型数据,使得在运算过程中低位数据得到有效利用,提高了运算精度和数据的动态范围。实验结果表明,该类浮点FFT处理器比传统pipelined FFT处理器以及经典块浮点FFT处理器具有更优的PPA性能。与经典块浮点FFT进行精度比较,对于小数值输入数据二者精度一致,对于大数值输入数据,类浮点FFT处理器比块浮点FFT处理器有更高的精度,因此是实现FFT处理器的一种有效方案。

定点DSP块浮点算法及其实现技术

介绍了块浮点算法的基本原理及软件实现方法,给出了TITMS320C5402定点DSP块浮点算法的汇编源程序代码,并以全波傅氏算法周期函数的模值计算为例说明块浮点算法所取得的效果.

基于定点DSP的DRM接收机时间同步模块的算法研究

本文实现了数字调幅广播(DRM)接收机时间同步模块的算法。介绍了时间同步模块的原理并给出该模块的流程图,给出了对该模块定点化的具体方案,并得出定点模块所取得的效果。

可变2^n点流水线FFT处理器的设计与实现

设计一种可以连续计算N点复数序列傅里叶变换(FFT)的流水线结构处理器,其序列长度N(为2的幂)可变.流水线结构由乒乓存储器将基本运算模块级联而成,对输入数据的顺序以及流水运算的级数加以控制便可计算不同长度序列FFT.给出了由序列长度控制输入数据倒序、旋转因子寻址以及数据输出的实现方法.数据采用块浮点表示,提高了运算精度.用硬件描述语言VHDL在寄存器传输级(RTL级)进行描述,并在单片FPGA上实现.该芯片可工作在80MHz,连续计算时,处理长度为1024点的序列仅需12.8μs.

基于FPGA的高速定点FFT算法的实现

针对高速实时信号处理的要求,提出一种基于现场可编程门阵列(FPGA)实现64点高速定点快速傅里叶变换(FFT)算法的方法。该方法从运算速度和实现复杂度两方面综合考虑,采用基于按时间抽取的Radix-4算法的三级流水线结构,每级将乘法器的旋转因子输入端固定为常数值,而不是作为变量从ROM中读取,从而减少ROM的读取时间。另外,为了避免溢出,还采用块浮点结构表示数据,节省了大量的硬件资源。从实验结果看,可以满足对数据高速实时处理的要求。

DAB系统中2048点FFT的FPGA实现

针对DAB模式I下的系统参数,本文介绍了OFDM调制中2048点FFT的FPGA实现技术关键点,包括蝶形运算的设计,数据存储地址的产生,旋转因子及其存储地址的产生。同时介绍了块浮点结构实现FFT的方法。

数字电视地面广播系统中3780点IFFT算法的逻辑优化设计

本论文主要针对数字电视地面广播系统国标中的多载波调制技术,实现其中3780点IFFT算法的逻辑设计及实现。针对目前该算法的逻辑设计存在误码率较高的问题,分析定点制、浮点制和块浮点制数据的特点,本论文提出了四种优化方案,并完成了各种方案的逻辑设计。

200MSPS数字脉冲压缩模块设计与实现

介绍了基于Xilinx公司FPGA(现场可编程门阵列)实现高速实时数字脉冲压缩处理的设计方法。本数字脉冲压缩模块由3片FPGA级联,分别完成脉冲压缩运算中的FFT(快速傅里叶变换)、复数乘窗和IFFT(快速傅里叶反变换)功能。在Xilinx器件上实现了数字脉冲压缩算法。通过与MATLAB仿真结果比较,该数字脉冲压缩模块很好地实现了32k点的块浮点数字脉冲压缩功能,吞吐率达到200 MSPS(百万次采样每秒)。

面向5G终端基带处理的高量化信噪比FFT加速器设计

针对第5代移动通信系统(5G)终端基带处理芯片的设计要求,本文提出一种基于新型块浮点(BFP)技术的快速傅里叶变换(FFT)加速器。为了降低FFT计算过程中的量化误差,本文实现了一种逐级迭代、动态调整共享指数的块浮点技术,并在此基础上,引入“银行家舍入规则”处理BFP尾数缩放过程中的舍入误差,进一步提高该加速器的整体精度。此外,为了实现5G基带连续FFT处理需求,本文还实现了一种无地址冲突的顺序访存机制。实验结果表明,该加速器从128点至4096点FFT处理的量化信噪比(SQNR)都超过75 dB,比未采用块浮点的方案高8~15 dB;与其他较优秀的设计相比,在高点数(2048点、4096点)上也有3 dB的优势。本文FFT加速器在TSMC 28 nm工艺库下综合显示,总面积为0.193 mm^(2),最高支持600 MHz时钟频率,计算4096点FFT平均功耗为16.3 mW。

基于FFT的两种伪码快速捕获方案的研究与实现

该文提出两种基于FFT的伪码快速捕获方案,一种是基于分数倍采样率转换器的快捕方案;另一种是基于抽取器的快捕方案。两种伪码快捕电路均利用设计复用技术使硬件规模大幅减少;采用并行设计使系统的运算速度大大提高;采用块浮点算法以提高动态范围和运算精度。两种快捕电路均由一块FPGA实现。仿真和测试结果表明,基于分数倍采样率转换器的快捕电路与基于抽取器的快捕电路相比,占用的硬件资源较大,但是捕获精度更高。

高性能并行FFT处理器的设计与实现

提出一种高性能并行快速傅里叶变换(FFT)处理器的设计方案,采用4个蝶形单元进行并行处理,利用改进的无冲突操作数地址映射方式,保证每个周期同时读取和写入16个数据。给出该处理器的FPGA实现,性能评测结果表明,与其他FFT处理器相比,该并行FFT处理器的性能较优,能满足实际应用需求。

高性能基4快速傅里叶变换处理器的设计

研究并设计高性能基4快速傅里叶变换(FFT)处理器。采用基4算法、流水线结构的蝶形运算单元,提高了处理速度,使芯片能在更高的时钟频率上工作。运用溢出检测状态机对每个蝶形运算单元输出的数据进行块浮点检查,确保对溢出情况进行正确判断。验证与性能评估结果表明,该FFT处理器具有较高性能。

基于FPGA的高速实时FFT处理器设计

为满足机器人敏感皮肤实时信号处理的要求,系统采用FPGA来实现快速傅里叶变换(FFT)算法。本文在分析了基-2FFT算法的基础上,采用同步流水线结构,利用现场可编程门阵列(FPGA)完成256点16位复数点FFT。实验结果表明,使用FPGA实现FFT具有很好的实时性,能满足机器人敏感皮肤实时信号处理的要求。

基于802.11a的FFT/IFFT处理器设计

设计了一种应用于802.11a的64点FFT/IFFT处理器.采用单蝶形4路并行结构,提出了4路并行无冲突地址产生方法,有效地提高了吞吐率,完成64点FFT/IFFT运算只需63个时钟周期.提出的RAM双乒乓结构实现了对输入和输出均为连续数据流的缓存处理.不仅能实现64点FFT和IFFT,而且位宽可以根据系统任意配置.为了提高数据运算的精度,设计采用了块浮点算法,实现了精度与资源的折中.16位位宽时,在HJTC 0.18μmCMOS工艺下综合,内核面积为:0.626 7 mm2,芯片面积为:1.35 mm×1.27 mm,最高工作频率可达300 MHz,功耗为126.17 mW.

基于FPGA的通用FFT处理器的设计

介绍了一种通用的可以在低端或是高端的FPGA上实现N(N=2M,M=2,3,4…)点FFT变换的方法。设计采用基4布斯编码算法和华莱士树算法设计完成了16X16位有符号数并行乘法器,并采用此并行乘法器为核心设计了FFT算法中的基-2蝶形运算单元,设计了串并转化模块、并串转换模块、移位选择模块、溢出检测模块和地址与控制模块等其它模块,并以这些模块和FPGA内部的双口RAM和ROM为基础组成了基-2FFT算法模块。整个模块采用基-2时域抽取,顺序输入,逆序输出的方法;利用Modelsim完成了FFT模块的前后仿真;利用Matlab编写了用于比较仿真结果和Matlab中FFT函数产生的结果的程序,从而验证了仿真结果的正确性。该模块最后能够在Cyclone EP1C6Q240C8型FPGA上稳定运行在60MHz。整个FFT模块能够在183μs左右完成1024点的16位定点复数FFT运算,能够满足一般工程的要求。该方法也可以用于实现更低点数或是更高点数的FFT运算。

基于低成本FPGA的FFT设计实现

介绍一种采用FPGA计算2 048点10 bit块浮点的FFT(Fast Fourier Transform)的硬件实现方法。采用递归结构实现FFT处理模块,硬件资源消耗少;采用块浮点算法实现蝶形运算中的乘加运算,有很好的速度和精度;根据旋转因子特性减少50%的ROM资源。同时,本算法在高频带内幅值和频率检测更加精确。

基于FPGA的大时宽带宽积频域脉压设计

主要介绍基于Altera公司FPGA器件的高速实时FFT运算单元实现及频率域脉冲压缩处理的设计方法。在分析基8、按频率抽取FFT算法的基础上,采用多级同步流水线结构,利用现场可编程门阵列(FPGA)完成最大4 096点块浮点FFT。整个设计划分成多个功能模块,采用VHDL描述语言,并在Stratix器件上实现。结果表明,利用FPGA实现复杂的数字信号处理(DSP)算法是完全可行的。