大功率射频Si-VDMOS功率晶体管研制

介绍了大功率射频硅-垂直双扩散金属氧化物场效应晶体管(Si-VDMOS)的研制结果,采用栅分离降低反馈电容技术、多子胞降低源极电感技术等,从芯片原理着手,比较分析两种芯片结构设计对反馈电容的影响,以及两种布局引线对源极电感的影响,并研制出了百瓦级以上大功率射频Si-VDMOS功率晶体管系列产品。产品主要性能如下:在工作电压28 V及连续波下,采用8胞合成时,225 MHz输出功率达200 W以上,500 MHz输出功率达150 W以上;进一步增加子胞数量,采用12胞合成时,225 MHz输出功率达300 W以上,同时具备良好的增益及效率特性,与国外大功率射频Si-VDMOS功率晶体管的产品参数相比,达到了同类产品水平。

400MHz 250W VDMOS功率场效应晶体管

研制出了在４００ＭＨｚ下连续波输出２５０Ｗ，功率增益１０ｄＢ的垂直双扩散场效应晶体管（ＶＤ－ＭＯＳＦＥＴ）．采用Ｍｏ栅降低串联电阻，４００ＭＨｚ下用共源推挽结构成功地进行了并联工作，在Ｖｄｓ＝５０Ｖ下实现了连续波输出２５０Ｗ，增益１０ｄＢ，漏极效率６０％．

垂直双扩散金属-氧化物半导体场效应晶体管电学法热阻测试中测试电流的研究

本文针对垂直双扩散金属-氧化物半导体场效应晶体管器件电学法热阻测试的关键参数——测试电流的影响因素进行研究,测试电流选择恰当与否是热阻测试的先决条件。通过理论分析和三款典型垂直双扩散金属-氧化物半导体场效应晶体管器件的试验验证,得出一种通过测试电流自升温、测试延迟时间及校温曲线这3个方面有效确定垂直双扩散金属-氧化物半导体场效应晶体管器件电学法热阻测试时测试电流的方法。

530～650MHz 20W CW Si-VDMOS场效应晶体管

报道了530-650 MHz 20W连续波Si-VDMOS场效应晶体管的研制结果。该器件采用polySi／WN／Au的多层复合栅技术降低栅串联电阻，采用栅下场氧化垫高技术降低反馈电容，采用穿通型硅外延材料优化导通电阻提高器件工作效率，全离子注入自对准工艺等技术，在上述频带内，连续波，28V工作电压下，静态电流50mA，该器件输出功率达20w，效率达49％，增益大于7．5dB。

高压功率VDMOS场效应晶体管版图设计

高压功率VDMOS场效应晶体管在国内尚属开发新产品.本文就高压功率VDMOS场效应晶体管的版图设计考虑作一介绍.实际设计了耐压450伏、电流容量为5安培的VDMOS场效应晶体管版图.试制结果说明设计是可行的.

双极晶体管导通状态对功率纵向双扩散MOSFET静态电流-电压特性的影响

通过对VDMOS结构器件测量的I—V特性和模拟结果的分析 ,发现在此结构中 ,寄生的双极管对器件性能具有不良影响 .可以来用一种新型的具有浅扩散p+区的自对准VDMOS结构 ,以完全消除寄生的BJT导通机制 。

低压条形栅功率场效应晶体管的研制

介绍一种新型低压平面结构的功率场效应晶体管--条形栅VDMOS.通过与传统的元胞型结构比较,发现条形栅具有导通电阻小、开关速度快以及工作稳定性高等特点.还对条形栅VDMOS的工艺做了介绍,其工艺过程简单,实用性强.

U型槽刻蚀工艺对GaN垂直沟槽型金属-氧化物-半导体场效应晶体管电学特性的影响

U型槽的干法刻蚀工艺是GaN垂直沟槽型金属-氧化物-半导体场效应晶体管(MOSFET)器件关键的工艺步骤,干法刻蚀后GaN的侧壁状况直接影响GaN MOS结构中的界面态特性和器件的沟道电子输运.本文通过改变感应耦合等离子体干法刻蚀工艺中的射频功率和刻蚀掩模,研究了GaN垂直沟槽型MOSFET电学特性的工艺依赖性.研究结果表明,适当降低射频功率,在保证侧壁陡直的前提下可以改善沟道电子迁移率,从35.7 cm^2/(V·s)提高到48.1 cm^2/(V·s),并提高器件的工作电流.沟道处的界面态密度可以通过亚阈值摆幅提取,射频功率在50 W时界面态密度降低到1.90×10^12 cm^-2·eV^-1,比135 W条件下降低了一半.采用SiO2硬刻蚀掩模代替光刻胶掩模可以提高沟槽底部的刻蚀均匀性.较薄的SiO2掩模具有更小的侧壁面积,高能离子的反射作用更弱,过刻蚀现象明显改善,制备出的GaN垂直沟槽型MOSFET沟道场效应迁移率更高,界面态密度更低.

功率VDMOSFET单粒子效应研究

阐述了空间辐射环境下n沟功率VDMOSFET发生单粒子栅穿(SEGR)和单粒子烧毁(SEB)的物理机理。研究了多层缓冲局部屏蔽抗单粒子辐射的功率VDMOSFET新结构及相应硅栅制作新工艺。通过对所研制的漏源击穿电压分别为65V和112V两种n沟功率VDMOS-FET器件样品进行锎源252Cf单粒子模拟辐射实验,研究了新技术VDMOSFET的单粒子辐射敏感性。实验结果表明,两种器件样品在锎源单粒子模拟辐射实验中的漏源安全电压分别达到61V和110V,验证了新结构和新工艺在提高功率VDMOSFET抗单粒子效应方面的有效性。

垂直双扩散结构MOS功率集成电路的设计

提出了一种新型功率集成电路结构的设计方法。通过恰当的版图设计和利用垂直双扩散技术，可以在同一芯片上实现具有效强功率驱动能力的功能电路。这种结构的加工过程同ＶＤＭＯＳ完全兼容，关键技术是采用对接双重扩散形成ＮＭＯＳ结构，为实现芯片中ＮＭＯＳ结构与功率器件结构击穿性能的一致性，图形设计时，应将ＮＭＯＳ单元放置在ＶＤＭＯＳ器件的中心附近以取代部分ＶＤＭＯＳ元胞。通过电路与功率器件的内部连接而形成功率集成电路。

VDMOS场效应管及其特点分析

阐述了垂直导电双扩散型ＶＤＭＯＳ管的发展概况，分析了ＶＤＭＯＳ管的结构特点、工作原理、特性曲线、主要参数，归纳了它的技术特点与优势，最后介绍了在电力电子技术、计算机、音响等方面的应用。

VMOS功率场效应晶体管的制造工艺

VMOS功率场效应晶体管有两种结构，一种是VVMOS功率场效应晶体管，另一种是VDMOS功率场效应晶体管。VVMOS结构是美国雷达半导体公司在1975年首先提出的。这种结构是在n＋衬底上的n-外延层上，先后进行P型区和n＋型区两次选择扩散，然后利用硅的各向异性刻硅技术，刻注出v型槽。槽的深度由槽的开口宽度决定，槽壁与硅片平面成54．70角。沟道长度由扩散的深度差决定，在1～2um之间。漏极从芯片的背面引出。由于这种结构是利用V形槽实现垂直导电的，故称为VVMOS结构。

1000V 4H-SiC VDMOS结构设计与特性研究

设计并优化了一种基于4H-SiC的1000V垂直双扩散金属氧化物半导体场效应晶体管(VDMOS),在留有50%的裕度后,通过Silvaco仿真软件详细研究了器件各项参数与耐压特性之间的关系。经优化,器件的阈值电压为2.3V,击穿电压达1525V,相较于相同耐压条件下的Si基VDMOS,4H-SiC VDMOS的击穿电压提升了12%。此外,击穿时4H-SiC VDMOS表面电场分布相对均匀,最大值为3.4×10^(6)V/cm。终端有效长度为15μm,约为Si基VDMOS的6%,总体面积减小了近1/10。并且4H-SiC VDMOS结构简单,与相同耐压条件下的Si基VDMOS相比,未增加额外的工艺步骤,易于实现。

功率VDMOS器件的研究与发展

简要介绍了垂直双扩散功率场效应晶体管(VDMOS)的研究现状和发展历史。针对功率VDMOS器件击穿电压和导通电阻之间存在的矛盾,重点介绍了几种新型器件结构(包括沟槽栅VDMOS、超结VDMOS、半超结VDMOS)的工作原理和结构特点,以及其在制造工艺中存在的问题。对不同器件结构的优缺点进行了比较分析。对一些新型衍生结构(包括侧面多晶硅栅VDMOS、边氧沟道VDMOS和浮岛VDMOS)的特点进行了分析,叙述了新型SiC材料在VD-MOS器件中应用的最新进展,并指出了存在的问题和未来发展趋势。

考虑准饱和效应的一种改进VDMOS物理模型

在考虑准饱和效应的情况下,给出了能够精确描述漂移区纵向电场对电子迁移率影响的微分方程,建立了包括用解析方法求解该方程、漂移区电压降求解方法等在内的一整套处理方法,并由此提出了VDMOS的一种改进物理模型。计算结果表明,与Kim Yeong-Seuk等人提出的模型相比,该改进模型在更大的工作电压范围内都具有较高的计算精度,特别是在VDMOS发生准饱和效应时,计算精度有较大程度的提高,更加符合MEDICI的模拟结果。

屏蔽栅结构射频功率VDMOSFET研制

在台栅垂直双扩散金属-氧化物-半导体场效应晶体管(VDMOSFET)的结构基础上,利用常规硅工艺技术,研制出了一种具有屏蔽栅结构的射频功率VDMOSFET器件,在多晶硅栅电极与漏极漂移区之间的氧化层中间加入了多晶硅屏蔽层,大幅度降低了器件的栅漏电容Cgd。研制出的屏蔽栅结构VDMOSFET器件的总栅宽为6 cm、漏源击穿电压为57 V、漏极电流为4.3 A、阈值电压为3.0 V、跨导为1.2 S,与结构尺寸相同、直流参数相近的台栅结构VDMOSFET器件相比,屏蔽栅结构VDMOSFET器件的栅漏电容降低了72%以上,器件在175 MHz、12 V的工作条件下,连续波输出功率为8.4 W、漏极效率为70%、功率增益为10 dB。

6H-和4H-SiC功率VDMOS的比较与分析

采用二维器件模拟器ISE TCAD 7.0,对比研究了6H-SiC和4H-SiC VDMOS的基本特性。结果表明,在Vgs为8 V时,4H-SiC VDMOS的漏极电流比6H-SiC高约1.5倍,证实了4H-SiC具有较高的体迁移率,且受准饱和效应的影响较小,因此比6H-SiC器件具有更高的饱和电流密度,而两种器件的阈值电压基本相同,均为7 V左右。对器件开关时间和单位面积损耗的分析表明,4H-SiC比6H-SiC更适合用于VDMOS功率器件。此外,还研究了沟道长度对器件漏极饱和电流的影响,结果表明,随着沟道长度的减小,器件的漏极电流增大。

功率VDMOS器件抗SEGR的仿真研究

针对功率垂直双扩散金属氧化物半导体场效应晶体管(VDMOS)器件单粒子辐射在空间辐射环境下的要求,从重粒子对VDMOS器件的辐射机理及作用过程出发,通过对200 V抗辐射VDMOS器件进行大量仿真研究发现,器件的元胞间距对VDMOS的抗单粒子栅穿(SEGR)能力有很大的影响,由分析结果可以看出,当元胞间距减小为1 jxm时对于栅氧层表面电场的改善最为明显,但是导通压降会明显提高。为了在提高抗SEGR能力的同时,使器件的导通压降值适当,在两个元胞之间加入了结型场效应晶体管(JFET)电荷泄放区结构,在保证器件的基本特性的同时,抗SEGR能力也得到明显改善。

硅高压VDMOS漂移区静态物理模型的一种改进

在Yeong-seukKim等人模型[1]的基础之上,提出了一种改进的VDMOS静态物理模型。该模型特别考虑了VDMOS器件中漂移区载流子的密度分布,并且近似得到了漂移区中泊松方程的解析解。器件模拟软件MEDICI的模拟结果验证了改进静态物理模型的计算精度,与Yeong-seukKim等人的模型相比,改进模型的计算精度有较大的提高。

一种200V/100A VDMOS器件开发

分析了功率MOSFET最大额定电流与导通电阻的关系,讨论了平面型中压大电流VDMOS器件设计中导通电阻、面积和开关损耗的折衷考虑,提出了圆弧形沟道布局以增大沟道宽度,以及栅氧下部分非沟道区域采用局域氧化技术以减小栅电容的方法,并据此设计了一种元胞结构。详细论述了器件制造过程中的关键工艺环节,包括栅氧化、光刻套准、多晶硅刻蚀、P阱推进等。流水所得VDMOS实测结果表明,该器件反向击穿特性良好,栅氧耐压达到本征击穿,阈值电压2.8V,导通电阻仅25mΩ,器件综合性能良好。