埋入堆叠芯片封装结构的电学仿真和优化

埋入堆叠芯片技术在实现封装小型化的同时,增加了封装电学设计的复杂性。以一个数字系统为例,详细阐述了埋入堆叠芯片封装结构的电学设计过程。利用电磁仿真软件提取了该封装结构的寄生参数,并通过S参数、延时、反射分析,确定长绑定线为影响链路信号质量的关键因素,其影响直接限制了埋入堆叠芯片技术的应用范围。运用RLC传输线模型分析了长绑定线造成大的信号质量衰减的原因。最后,提出了一种大幅减短绑定线长度并提升链路电学性能的优化结构,拓展了此技术在高速领域的应用。眼图的对比结构表明,新结构能降低链路的阻抗失配,减小信号延时,并大大改善高速信号的质量。