一种埋层电阻率波动解决方案

随着智能制造、车载电子以及高性能电子产品等新兴产业的快速发展,高稳定性、低功率消耗的双极集成电路(Bipolar IC)需求越来越大。双极集成电路以NPN或PNP型晶体管为基础,需要在已经制作有埋层的硅单晶衬底上进行外延生长。硅外延生长是指在单晶硅衬底的表面,利用二维相似性成核原理,沿着衬底晶向,通过控制淀积速度.

双极型晶体管用常压埋层硅外延的图形完整性研究

阐述埋层硅外延片作为当今双极型晶体管的关键战略材料,应用价值显著。但是相比常规无图案的抛光片外延,埋层硅外延制备工艺受制于外延均匀性、表面质量等参数制约,难度显著增加。基于<111>晶向的埋层硅外延将与<110>定位面垂直的方向发生图形漂移,而且反应副产物HCl会腐蚀硅片表面,图形台阶处因为取向不同,使各方向腐蚀速率不同产生图形畸变,导致光刻工艺下的对位标记无法进行。本文解释了外延生长过程中图形漂移和畸变原理,验证了生长温度、反应速率对图形漂移和畸变的影响,通过优化外延工艺参数,严格控制生产工艺,可以满足埋设层外延工艺的特殊要求,最终成功在常压状态下控制了图形漂移和畸变。

具有分段P型埋层的Triple-RESURF LDMOS

提出了一种具有分段P型埋层的Triple-RESURF LDMOS(SETR LDMOS)。该结构将传统Triple-RESURF LDMOS(TR LDMOS)中均匀掺杂的P埋层漏端一侧做分段处理,使漂移区中P型杂质从源端到漏端呈现出近似阶梯掺杂的分布。这种优化能够平衡漏端底部剧烈的衬底辅助耗尽效应,提升器件的耐压性能;同时,器件正向导通状态下,对电流的传输路径也没有形成阻碍,能够维持较低的比导通电阻。流片结果表明,在漂移区长度均为65μm的情况下,SETR LDMOS的击穿电压能达到813 V,比传统TR LDMOS的击穿电压高51 V,且比导通电阻维持在7.3Ω·mm^(2)。

一种利用多P埋层的低导通电阻高压SOILDMOS结构

为了实现低比导通电阻(Ron,sp)和高击穿电压(VBV),提出并仿真一种利用多个P埋层与阶跃掺杂漂移区的低导通电阻高电压SOI LDMOS(PL-SOI LDMOS)结构。PL-SOI LDMOS结构由多个不同的P埋层组成,其长度与浓度均在垂直方向依次递减。利用多个P埋层不仅可以增加漂移区的掺杂浓度,而且可以调制漂移区的电场,从而使Ron,sp降低和VBV提升。另外,采用阶跃掺杂漂移区的SOI LDMOS结构,阶梯掺杂分布在器件表面引起电场峰值,可调制表面电场分布。阶梯掺杂漂移区掺杂浓度从源极到漏极升高,可提高器件的VBV,同时可容纳更多的杂质原子,提供更多的电子来支持更高的电流,从而降低Ron,sp。PL-SOI LDMOS拥有较低的Ron,sp(15.8 mΩ·cm^(2))和改进的VBV(281 V)。采用Silvoca软件对结构进行设计和仿真,分析结构参数对器件性能的影响。仿真结果表明,在相同的漂移区情况下,与传统的SOI LDMOS相比,PL-SOI LDMOS的Ron,sp降低了35.8%,VBV提高55.2%。提出的结构具有较低的导通电阻和较高的VBV,器件性能得到了改善。

离子注入形成FeSi_2埋层的电镜研究

利用ＭＥＶＶＡ离子源将Ｆｅ离子注入到Ｓｉ基体中会生成一层铁硅化物薄膜．利用电子显微镜，研究了这层铁硅化物的显微结构及其在随后的升温退火过程中发生的变化．研究结果表明，在离子注入剂量为１×１０１７／ｃｍ２的未退火样品中，亚稳的γ－ＦｅＳｉ２相占大多数，同时有少量的由ＣｓＣｌ结构派生的缺陷相Ｆｅ１－ＸＳｉ．在（１００）取向的Ｓｉ片上，这个硅化物层埋在硅基体中。

应用双埋层SOI工艺制备低g值微惯性开关

采用双埋层SOI(Silicon-On-Insulator)材料,结合KOH腐蚀工艺、电感耦合等离子体(ICP)刻蚀工艺、阳极键合以及喷雾式涂胶工艺,研制了一种基于平面矩形螺旋梁的低g值微惯性开关。利用二氧化硅KOH腐蚀/ICP刻蚀自停止的特点,平面矩形螺旋梁厚度的精度为±0.46μm。分析了双埋层SOI材料的电学特性,采用等电位技术,实现了双埋层SOI与上下两层硼硅玻璃的阳极键合。采用玻璃无掩模湿法腐蚀技术,在玻璃封盖底部设计制作了大小为200μm×200μm的防粘连凸台,解决了芯片在清洗干燥过程中的粘连问题。采用ICP刻蚀用硅衬片方法,解决了ICP刻蚀工艺中高温导致的金硅共晶合金问题。实验验证显示,提出的方法效果较好,芯片成品率得到较大提高,为大批量地研制低g值微惯性开关提供了可靠的工艺基础。

高能Si^+注入Sl-GaAs形成n型埋层

本文报导0.6～5MeV高能Si^+离子注入LEC半绝缘GaAs的快速退火效果,在950℃温度下退火5秒得到最佳电特性.采用多能量叠加注入已制备出平均深度在1.2μm,厚约1.7μm的n^+深埋层,载流子浓度为3～5×10^(17)cm^(-3).在近表面单晶层上作成了性能良好的肖特基接触,其势垒高度约为0.7V.

多孔硅外延转移技术制备以氮化硅为绝缘埋层的SOI新结构

为减少自加热效应 ,利用多孔硅外延转移技术成功地制备出一种以氮化硅为埋层的 SOI新结构 .高分辨率透射电镜和扩展电阻测试结果表明得到的 SOI新结构具有很好的结构和电学性能 ,退火后的氮化硅埋层为非晶结构 .

具有浮空埋层的高压器件新结构和击穿电压模型

提出具有浮空埋层的变掺杂高压器件新结构(BVLD:Variation in lateral doping with floating buriedlayer),建立其击穿电压模型。线性变掺杂漂移区的电场耦合作用使表面电场达到近似理想的均匀分布,n+浮空等电位层与衬底形成新平行平面结,使得纵向电压由常规结构的一个pn结承受转变为两个串联pn结分担,改善了器件的击穿特性;建立二维的击穿电压模型,获得器件结构参数间的优化关系。结果表明:与常规LDMOS相比,BVLD结构的击穿电压提高94%。

实现高温工作的SOI器件埋层结构研究

硅基集成电路不能胜任高温工作环境,其高温工作上限一般为125℃。而基于SOI材料及其结构的器件,能突破高温的限制。介绍了SOI材料结构技术用于高温电路的优势,分析了影响高温性能的自加热效应。为实现良好的高温性能,比较了几种不同的埋层结构,提出了沟道下用氮化铝作埋层的SOI器件新结构,并对其高温输出性能随温度的变化进行了研究分析,得出了具有指导意义的分析结果。同时提出了根据埋层材料的介电常数不同,进行等效电容折算埋层厚度的新观点,从另一层面提出了抑制自加热效应的理论依据。

带p埋层表面注入硅基LDMOS模型与优化

提出一种带p埋层的表面注入硅基LDMOS高压器件新结构,称为BSI LDMOS(surface implanted LDMOS with pburied layer).通过表面注入n+薄层降低导通电阻,p埋层不但改善横向表面电场分布,提高击穿电压,而且增大漂移区优化浓度.求解电势的二维Poisson方程,获得表面电场和击穿电压的解析式,研究结构参数对表面电场和击穿电压的影响,数值与解析结果吻合较好.结果表明:与常规结构相比较,BSI LDMOS大大改善了击穿电压和导通电阻的折衷关系.

Ge/Si纳米多层膜的埋层调制结晶研究

采用磁控溅射设备,当衬底温度为500℃时,在Si(100)基片上磁控溅射生长Ge/Si多层膜样品。使用Raman,AFM和低角X射线技术对样品进行检测和研究,结果表明通过控制Ge埋层的厚度,可以调制Ge膜的结晶及晶粒尺寸,获得晶粒平均尺寸和空间分布较均匀的多晶Ge/Si多层膜。

利用激光光声技术测量多层介质的埋层性质

本文提出了一种表面层为强吸收层的多层介质的光声理论模型,测量了多层金属样品埋层的热扩散率,热传导率及厚度,实验结果与理论很好地符合.表明光声检测在亚表面物性测量方面是一种十分有效的手段.

一种新颖的600V浮空埋层结构

提出了一种新颖的低导通电阻600V器件结构。该结构采用了掺杂深槽和分裂浮空埋层结构,可以克服普通分裂浮空埋层结构划片道边缘漏电大的问题,同时仍然保持了普通分裂浮空埋层结构具有的较低导通电阻的优势。数值仿真表明,采用这种结构的600V器件外延层比导通电阻在相同耐压下比理想平行平面结结构小43%,从73.3mΩ·cm2降低到41.7mΩ·cm2。

埋层低掺杂漏SOI高压器件的击穿电压

提出一种具有埋层低掺杂漏(BLD)SOI高压器件新结构。其机理是埋层附加电场调制耐压层电场,使漂移区电荷共享效应增强,降低沟道边缘电场,在漂移区中部产生新的电场峰。埋层电中性作用增加漂移区优化掺杂浓度,导通电阻降低;低掺杂漏区在漏极附近形成缓冲层,改善漏极击穿特性。借助二维半导体仿真器MEDICI,研究漂移区浓度和厚度对击穿电压的影响,获得改善击穿电压和导通电阻折中关系的途径。在器件参数优化理论的指导下,成功研制了700V的SOI高压器件。结果表明:BLD SOI结构击穿电压由均匀漂移区器件的204V提高到275V,比导通电阻下降25%。

复合埋层上的薄层SOI-LDMOS功率器件

为了提高SOI-LDMOS功率器件击穿电压及相关性能,针对薄层SOI-LDMOS功率器件提出了一种新结构,在新结构中引入了复合埋层,它由p埋层与Si3N4绝缘介质埋层构成。复合埋层不仅改善了比导通电阻与耐压的关系,而且还缓解了自热效应。仿真结果表明,在漂移区长度为57 m时,新结构耐压达到了1052 V,与CamSemiSOI相当,而比导通电阻与表面最高温度分别比CamSemi SOI降低了233.05.mm2和64 K。

薄膜厚埋层SOI材料的新制备技术

在结合低剂量注氧隔离(SIMOX)技术和键合技术的基础上,研究了制备薄膜(薄顶层硅膜)厚埋层SOI材料的新技术——注氧键合技术.采用该新技术成功制备出薄膜厚埋层SOI材料,顶层硅厚度130nm,埋氧层厚度1μm,顶层硅厚度均匀性±2%.并分别采用原子力显微镜(AFM)和剖面透射电镜(XTEM)对其表面形貌和结构进行了表征.研究结果表明,SIMOX材料顶层硅通过键合技术转移后仍能够保持其厚度均匀性,且埋氧层和顶层硅之间具有原子级陡峭的分界面,因此注氧键合技术将会是一项有广阔应用前景的SOI制备技术.

P型＜100＞硅外延埋层图形畸变与晶向偏离度的关系

本文指出，在影响Ｐ型（１００）硅处延埋层图形畸变的诸因素中，衬底晶向偏离度是决定性的。并进一步指出，Ｐ型（１００）硅衬底主晶向朝最近（１１０）晶向偏离２～３°时可得到满意的埋层图形。该角度为最佳偏离度。这一实验结果对国内外现行的有关标准提出异议。本文从外延生长微观机制和生长动力学对产生外延埋层图形畸变的原因和实验结果进行了讨论。

一种带埋层的超低比导通电阻槽型LDMOS

提出了一种带n型浮空埋层的超低比导通电阻的变k槽型LDMOS(TLDMOS)。新结构在漂移区内引入变介电常数(VK)的深槽结构和自驱动的U型p区,不仅可提高漂移区的掺杂浓度,还可优化体内电场分布。衬底中引入的n埋层在器件阻断时进一步调制漂移区的电场分布。同时,额外p衬底/n埋层结的引入提高了LDMOS的纵向耐压。导通时,由于集成低压电源施加于U型p区,在其周围产生的电子积累层使器件在不增加栅电荷的情况下显著降低了比导通电阻(R_(on,sp))。仿真结果表明,与传统TLDMOS相比,在相同元胞尺寸下,新结构的击穿电压提高了59.3%,R_(on,sp)降低了86.3%。

N^+、O^+共注入形成SOI绝缘埋层的计算机模拟

将不同能量和注量的N+和O+离子依次注入于<100>硅片并高温退火,形成具有SiO2/SiOxNy/Si3N4埋层的SOI结构。本文使用在TRIM的基础上发展起来的IRIS模拟程序,并对IRIS模型进行了改进,对N+、O+离子共注入形成的SIMON结构进行了计算机模拟,并与实验制作的样品所做截面透射电镜(TEM)测试结果进行了比较,发现模拟结果与实验所得数据吻合。