适用于数字信号的多路复用器辅助并行乘法器

介绍一种可在信号处理期间所进行的乘法运算中,作为构造块适用于有符号数和无符号数字的新型多路复用器辅助并行乘法器(MAPM),.所提出的并行乘法器需要N/2级运算才能生成N/2个部分积,其随后可以使用华莱士树加法器(WTA)进行相加.在延迟和硬件要求方面,所提出的二进制乘法器的性能与华莱士树乘法器(WTM)、布斯乘法器(BM)和基于分离器的并行乘法器(SBPM)相当.但MAPM的计算时间仅分别约为WTM、BM和SBPM的66.9%、76.93%和92.13%;所提出的MAPM的主要优点在于仅使用4×1多路复用器和相加运算来计算乘法器乘积,而非执行乘法运算.

一个并行高速乘法器芯片的设计与实现

本文介绍了一种并行高速乘法器的设计原理与方法。该乘法器基于一片ＦＰＧＡ芯片实现，应用在通用数字神经处理芯片中，运作良好，工作主频可达３０ＭＨＺ，达到了预期的目标。同时。

一种并行乘法器的设计与实现

根据补码的特点对Booth2算法进行了改进 ,在得到部分积的基础上 ,采用平衡的 4 2压缩器构成的Wallace树对部分积求和 ,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述 ,并用Design_analyzer对其进行综合 ,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快。

一种高性能子字并行乘法器的设计与实现

提出了一种支持子字并行的乘法器体系结构,并完成了其VLSI设计与实现。该乘法器在16bit阵列子字并行结构的基础上,扩展了有符号与无符号之间的混合操作,采用多周期合并技术,实现了32bit宽度的子字并行,并支持子字模式的乘累加,同时采用流水线设计技术,能够在单周期内完成4个8×8、2个16×16或1个32×16的有符号/无符号乘法操作。0.18μm的标准单元库的实现表明该乘法器既能减小面积又能提高主频,是硬件消耗和运算性能的较好折衷,非常适用于多媒体微处理器的设计。

32位无符号并行乘法器的设计与实现

在基4的Booth算法得到部分积的基础上,采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快,且延时小。用Verilog进行了功能描述,并用ISE9.2对其进行了综合。

一种高效的可伸缩分组并行有限域乘法器及VLSI实现

文章提出了基于全1多项式基的可伸缩分组并行有限域乘法器结构,并按照最低位先入和最高位先入的方式分别进行了算法描述,分别称为AOPBLSDM(AOP-BasedLSD-firstDigital-SerialMultiplier)和AOPBMS鄄DM(AOP-BasedMSD-firstDigital-SerialMultiplier)。该乘法器的结构规整,适于VLSI实现;同时由于该乘法器具有面积和速度可伸缩度大的特点,因而可以在不同的应用场合下找到最佳的实现方案。理论分析及ASIC综合实现结果均表明,本文所提出的结构在面积和速度上具有一定的优势。

一类有限域的高效部分并行乘法器

提出了一类新的具有高度规则性的部分并行三项式有限域乘法器架构。通过对由不可约三项式生成的有限域GF(2m)上的乘法分析,推导出基本的运算形式。基于该运算形式,设计出新颖的乘法器架构。复杂度分析结果表明,该乘法器具有同当前最优设计相同的复杂度。而且,可视具体的应用情境需求对乘法器电路进行灵活配置。

不可约三项式有限域的高速并行比特乘法器

在移位多项式的弱共轭基底的理论推导的基础上,提出了一种有限域上的并行比特乘法器的新结构.在由不可约三项式f(x)=xm+xk+1生成的域内,此种结构的并行比特乘法器需要m2个与门和m2-1个异或门.在同样的空间复杂度下,时间复杂度降低为TA+(log2max{m+v,2m-1-v})TX,具有最短的关键路径.

常系数乘法器的分布式并行进化设计

为了进一步改善进化图生成EGG(Evolutionary Graph Generation)系统的性能,我们在EGG中引入了基于PCs簇Linux计算平台并使用消息传递接口MPI(Message-Passing Interface)技术成功地实现分布式的EGG并行系统DPEGG(Distributed and Parallel EGG)。实验结果充分表明DPEGG系统在生成的解质量方面略好于EGG系统。特别值得指出的是,DPEGG系统的运行时间开销还大大地减少了。

混值并行处理补码乘法器

混值并行处理补码乘法器一定程度上克服了目前常用的乘法器在集成度、硬件代价和时间代价等性能不很理想的缺点.该乘法器是用普通二值线路实现的补理乘法器.其内部以冗余数表示,并且实行多轨二值制的进位不传播算法,把复杂的字运算变成了简单的位运算,从而构成叠接的细胞阵列.在综合方法上,应用了Post代数中的对称三值逻辑运算.因此,使设计简化,集成度提高,硬件和时间代价等性能也得到改善.

基于16位定点DSP的并行乘法器的设计

设计了一种用于16位定点DSP中的片内乘法器。该乘法器采用了改进型Booth算法,使用CSA构成的乘法器阵列,并采用跳跃进位加法器实现进位传递,该设计具有可扩展性,并提出了更高位扩展时应改进型方向。设计时综合考虑了高性能定点DSP对乘法器在面积和速度上的要求,具有极其规整的布局布线。

16×16位高速低功耗并行乘法器的实现

基于0.6μm双阱CMOS工艺模型,实现了一种高速低功耗16×16位并行乘法器。采用传输管逻辑设计电路结构,获得了低功耗的电路性能。采用改进的低功耗、快速Booth编码电路结构和4-2压缩器电路结构,它在2.5V工作电压下,运算时间达到7.18ns,平均功耗(100MHz)为9.45mW。

采用FPGA实现的8位高速并行乘法器

利用 Altera公司的 MAX+ PLUSII软件及 FPGA器件中的 FLEX1 0 K1 0芯片来实现 8位并行乘法器。对设计的器件进行了仿真。结果表明本设计是正确的。采用 FPGA设计电路大大缩短了设计周期 。

64位子字并行整数乘法器设计

介绍了一种64位子字并行整数乘法器,用相同的硬件可实现64bit×64bit的整数乘法操作操作,又可实现4个16bit×16bit的子字并行整数乘法操作。此乘法器采用了一种简单有效的修正算法,并在部分积累加之前合并了修正值。采用这种算法实现的子字并行乘法器总体结构与传统的乘法器结构不同。经过spice模拟,此乘法器达到了较优的延迟。

定宽截断式并行乘法器的实现研究

文章主要阐述了并行补码运算的定宽截断式乘法器是如何实现的。两个N位的输入,定宽的乘法器将产生N位的输出,而不是2N位的输出,但因截断会带来误差。与标准的2N位输出乘法器相比,文章中所设计的乘法器具有面积更小,延迟时间更短的优点。在设计中,为了能让定宽截断式乘法器的输出更精确,所用的计算时间更短,生成进位电路部分的设计最为关键。实验表明,文章中所设计的固定位宽截断式乘法器与其他的固定位宽的乘法器相比,误差更小,成本更低。基于以上特性,这种乘法器特别适合应用于多媒体处理和数字信号处理芯片的设计中,例如数字滤波、译码电路等。

环绕立体声处理ASIC中并行乘法器的设计与实现

介绍了环绕立体声处理 ＡＳＩＣ设计中的基于多路选择器结构的并行乘法器设计原理及实现方法，这种并行乘法器适合四级指令流水线结构的处理器对声音信号的实时处理。其结构规则，有利于ＶＬＳＩ设计实现并且提高了设计效率。使用ＶＨＤＬ语言描述并进行综合和仿真。结果表明，其占用硬件资源较省，工作频率可达４７．２ＭＨｚ。

面向Saber算法的并行乘法器

随着量子计算的发展,现有密码系统的安全性将受到严重威胁.Saber算法是抵御量子计算攻击的后量子密码方案之一,但存在多项式商环上模乘占据运算开销过大的问题.鉴此,本文通过对Karatsuba算法和Schoolbook相乘方式的剖析,提出一种面向Saber算法的并行乘法器设计方案.该方案首先利用Karatsuba算法分解模乘运算的关键路径,结合乘法复用和加法替换的策略减少硬件开销,然后采用并行运算电路压缩关键运算路径时长,最后在TSMC 65 nm工艺下,利用Modelsim和DC软件仿真验证.结果表明:该方案运算时长为137个时钟周期,与传统方式相比速度提升46.50%,功耗为87.83 m W,面积为927.32×10^(3)μm^(2).

基于脉冲神经膜系统的有符号并行乘法器设计

针对现有的脉冲神经膜系统只能进行无符号二进制整数的乘法运算,而实际应用中更多地需要处理有符号整数的乘法运算,故用脉冲神经膜系统实现有符号整数的乘法运算更能满足实际需要。首先,设计了并行乘法器中并行数据的数值位与符号位的分离。其次,设计了用来计算任意两个有符号整数乘法的并行乘法器的脉冲神经膜系统。接着,设计了并行乘法器中两个并行数据的数值位与符号位的分离。最后,设计了能够执行任意两个有符号整数乘法运算的脉冲神经膜系统。系统仿真表明,所设计的脉冲神经膜系统都能准确地执行有符号整数的乘法运算。当前问题的解决,将有助于脉冲神经膜系统的生物型CPU的设计。

适用于VLSI的一种并行乘法器结构

本文给出了二进制补码和无符号乘法器的通用表达式。对VLSI乘法器的结构进行了讨论。

54位高速冗余二进制乘法器的设计

冗余二进制(RB)数是一种有符号数的表示方法,利用冗余二进制算法的进位无关特性和规整的结构,可以设计高速RB并行乘法器.系统地研究了RB乘法器的算法和结构,给出了基于修正Booth算法,RB部分积压缩树和RB-NB转换器的54b乘法器的设计过程,并利用并行前缀/进位选择混合加法器对RB-NB转换器进行优化设计.采用Verilog HDL对乘法器进行描述,并在ModelSim平台上进行仿真验证,在SMIC 0.18mm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行综合,得到54bRB乘法器的延时可达到3.97ns,面积是409 293mm2.