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噪声雷达中频信号产生与基带接收系统 被引量:1
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作者 李冰洁 张云华 杨启伦 《测试技术学报》 2014年第6期542-551,共10页
本文针对噪声雷达信号模型研究与实验的需求,基于高速FPGA、双通道高速DAC和双通道高速ADC芯片,开发了噪声雷达中频信号产生与基带接收系统.该系统的最大发射和接收信号带宽分别为220 MHz和200 MHz,可作为研究噪声雷达信号模型和处理算... 本文针对噪声雷达信号模型研究与实验的需求,基于高速FPGA、双通道高速DAC和双通道高速ADC芯片,开发了噪声雷达中频信号产生与基带接收系统.该系统的最大发射和接收信号带宽分别为220 MHz和200 MHz,可作为研究噪声雷达信号模型和处理算法的实验平台.介绍了系统的软硬件设计,给出了Chirp信号和混沌噪声信号的产生与接收采样以及处理结果,验证了设计的正确性和所开发平台的可用性. 展开更多
关键词 噪声雷达 中频信号 基带接收
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一种基于异构多核DSP的IEEE 802.11a接收端基带处理的研究和实现 被引量:1
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作者 徐力 王沁 史少波 《计算机应用研究》 CSCD 北大核心 2012年第1期241-245,共5页
现有基于异构多核DSP的IEEE 802.11a接收端实现方法中DSP核空闲等待时间较长,不能充分体现多核DSP的高性能计算能力。结合多核DSP的特点,通过核内细粒度流水和核间粗粒度流水的方法,来提高多核DSP的执行效率,并在目标异构多核DSP上实现... 现有基于异构多核DSP的IEEE 802.11a接收端实现方法中DSP核空闲等待时间较长,不能充分体现多核DSP的高性能计算能力。结合多核DSP的特点,通过核内细粒度流水和核间粗粒度流水的方法,来提高多核DSP的执行效率,并在目标异构多核DSP上实现完整的IEEE 802.11a接收端基带处理。实验结果表明,该方法不仅能满足系统吞吐量和实时性,与类似工作相比还能保证较高的DSP核平均利用率。 展开更多
关键词 IEEE802.11A 异构多核DSP 软件无线电 接收基带处理
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用于千兆以太网基带铜缆接收器均衡的甚高频自适应连续时间Gm-C二阶带通滤波器的研究和设计
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作者 覃正才 黄林 洪志良 《电子器件》 CAS 2002年第4期353-363,共11页
本文设计了用于千兆以太网基带铜缆接收器均衡的甚高频自适应连续时间 Gm - C二阶带通滤波器。基于最陡梯度下降算法 ,带通滤波器的零点在 5 7~ 340 MHz的频率范围内可以自适应地调节 ,中心频率为 1.2 78GHz。通过外接电阻伺服环路 ,... 本文设计了用于千兆以太网基带铜缆接收器均衡的甚高频自适应连续时间 Gm - C二阶带通滤波器。基于最陡梯度下降算法 ,带通滤波器的零点在 5 7~ 340 MHz的频率范围内可以自适应地调节 ,中心频率为 1.2 78GHz。通过外接电阻伺服环路 ,滤波器中跨导转换器的跨导值不受工艺偏差和温度变化的影响。采用 CSMC- HJ 0 .6μmCMOS工艺器件模型 ,用 Cadence Spectres仿真器仿真了设计的自适应滤波器电路 ,仿真结果验证了设计原理和设计的电路。系统的最长学习时间为 展开更多
关键词 千兆以太网 基带铜缆接收 基高频自适应连续时间Gm-C滤波器 CMOS工艺
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手机RFID读写器的基带新解码器
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作者 钟金丝 王新安 +2 位作者 冯晓星 曹伟 齐永珍 《北京大学学报(自然科学版)》 EI CAS CSCD 北大核心 2010年第1期48-54,共7页
设计了一个超高频射频识别读写器的基带接收机,该芯片既支持UHF频段的ISO18000-6B标准,也能支持ISO18000-6C标准。该数字基带接收机主要包括抽取滤波、去直流、相位恢复等基本单元,在解码部分体现了一种新的数字基带解码器。该解码器在... 设计了一个超高频射频识别读写器的基带接收机,该芯片既支持UHF频段的ISO18000-6B标准,也能支持ISO18000-6C标准。该数字基带接收机主要包括抽取滤波、去直流、相位恢复等基本单元,在解码部分体现了一种新的数字基带解码器。该解码器在过零检测解码方法的基础上进行了"零点"的修复,从而可以更加有效地实现解码。和相关器解调解码相比,这种方法所需硬件更少,解码的实时性更强。不包括测试管脚,该数字芯片在0.18μmCMOS工艺下的总面积为730μm×3375μm,其中解码部分占总面积的1%;整个数字芯片的功耗为32.89mW,解码部分的功耗为0.23mW。 展开更多
关键词 射频识别技术 读写器 数字基带接收 解码器 CIC滤波器
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一种60 GHz高速无线通信系统宽带低功耗基带电路 被引量:2
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作者 张坤 张润曦 石春琦 《固体电子学研究与进展》 CAS 北大核心 2019年第4期288-296,共9页
实现了一种宽带低功耗正交模拟基带电路,接收(RX)基带和发射(TX)基带包含可变增益放大器(VGA)、低通滤波器(LPF)和直流偏移消除(DCOC)电路.RX VGA采用改进型Cherry-Hooper放大器结构,实现宽增益范围;TX VGA采用改进型折叠式吉尔伯特放... 实现了一种宽带低功耗正交模拟基带电路,接收(RX)基带和发射(TX)基带包含可变增益放大器(VGA)、低通滤波器(LPF)和直流偏移消除(DCOC)电路.RX VGA采用改进型Cherry-Hooper放大器结构,实现宽增益范围;TX VGA采用改进型折叠式吉尔伯特放大器结构,增强输入线性度;RX LPF和TX LPF均采用Nauta-OTA作跨导的八阶Gm-C滤波器结构,具有高带宽和高电流效率的特点,满足低功耗需求.芯片基于Fujitsu 55nm CMOS工艺制造,采用QFN64封装,所有端口包含静电保护(ESD)电路.测试结果表明:正交接收和发射基带均实现1.1GHz 3dB带宽,在1.2V电源电压下,分别消耗电流13.0mA和11.5mA.接收基带增益范围-29^+56dB,最大线性输出幅度(OP1dB)4dBm;发射基带增益范围-22.5^+33.0dB,最大线性输入幅度(IP1dB)6dBm.性能符合IEEE 802.11ad、IEEE 802.15.3c和ECMA-387协议规定的60GHz高速无线通信系统中收发基带的指标要求. 展开更多
关键词 60GHz 高速无线通信系统 接收基带 发射基带 可变增益放大器 低通滤波器
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一种采用TDA8044的高速数字接收机的设计与实现
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作者 刘昌清 郭兴波 +1 位作者 潘长勇 杨知行 《电视技术》 北大核心 2005年第11期51-53,共3页
采用Philip公司TDA8044数字解调芯片设计并实现了一种高速基带全数字接收机。它的最高合路数据可以达到90Mbps,与传统的模拟接收机相比,不仅具有体积小和性能稳定等优点,而且在相同信噪比下,误码性能有很大的改善。实验室测试数据表明,... 采用Philip公司TDA8044数字解调芯片设计并实现了一种高速基带全数字接收机。它的最高合路数据可以达到90Mbps,与传统的模拟接收机相比,不仅具有体积小和性能稳定等优点,而且在相同信噪比下,误码性能有很大的改善。实验室测试数据表明,在对QPSK调制信号进行无纠错编译码解调时,在10-7量级,其误码性能优于模拟接收机0.8dB,而且随着信噪比增加,改善更加明显。 展开更多
关键词 基带全数字接收 高速 TDA8044数字解词芯片
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基于FPGA和DSP的高速数据采集系统的设计 被引量:6
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作者 孙德玮 李石亮 《现代电子技术》 2008年第21期174-177,共4页
数据采集与处理系统的设计是现代信号处理系统的基础,被广泛应用于雷达、通信、图像处理、遥感遥测等领域。在对WCDMA数字基带接收机的设计中,提出了一种基于FPGA和DSP的高速数据采集方案。该方案将A/D采样的数据送往FPGA,经过FPGA预处... 数据采集与处理系统的设计是现代信号处理系统的基础,被广泛应用于雷达、通信、图像处理、遥感遥测等领域。在对WCDMA数字基带接收机的设计中,提出了一种基于FPGA和DSP的高速数据采集方案。该方案将A/D采样的数据送往FPGA,经过FPGA预处理后送到DSP,最终通过CPCI接口送到主控台。详细介绍了设计思想、具体的硬件连接以及FPGA设计的仿真结果。 展开更多
关键词 WCDMA数字基带接收 FPGA DSP 高速数据采集与处理系统
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A Low Power Non-Volatile LR-WPAN Baseband Processor with Wake-Up Identification Receiver
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作者 YU Shuangming FENG Peng WU Nanjian 《China Communications》 SCIE CSCD 2016年第1期33-46,共14页
The paper proposes a low power non-volatile baseband processor with wake-up identification(WUI) receiver for LR-WPAN transceiver.It consists of WUI receiver,main receiver,transmitter,non-volatile memory(NVM) and power... The paper proposes a low power non-volatile baseband processor with wake-up identification(WUI) receiver for LR-WPAN transceiver.It consists of WUI receiver,main receiver,transmitter,non-volatile memory(NVM) and power management module.The main receiver adopts a unified simplified synchronization method and channel codec with proactive Reed-Solomon Bypass technique,which increases the robustness and energy efficiency of receiver.The WUI receiver specifies the communication node and wakes up the transceiver to reduce average power consumption of the transceiver.The embedded NVM can backup/restore the states information of processor that avoids the loss of the state information caused by power failure and reduces the unnecessary power of repetitive computation when the processor is waked up from power down mode.The baseband processor is designed and verified on a FPGA board.The simulated power consumption of processor is 5.1uW for transmitting and 28.2μW for receiving.The WUI receiver technique reduces the average power consumption of transceiver remarkably.If the transceiver operates 30 seconds in every 15 minutes,the average power consumption of the transceiver can be reduced by two orders of magnitude.The NVM avoids the loss of the state information caused by power failure and energy waste caused by repetitive computation. 展开更多
关键词 LR-WPAN wake-up identification receiver synchronization non-volatile memory baseband processor digital integrated circuit low power chip design
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