结合版图结构信息的基本门电路故障概率估计

在门级电路可靠性估计方法中,基本门的故障概率P一般采用经验值或人为设定.本文结合基本门的版图结构信息,综合考虑了设计尺寸及缺陷特性等因素,分析了不同缺陷模型下的粒径分布数据,给出了缺陷模型粒径概率密度分布函数的参数c的计算算法,并推导出了P的计算模型.理论分析与在ISCAS85及74系列电路上的实验结果表明,缺陷的分段线性插值模型能较准确地描述电路可靠性模型的低层真实缺陷.对ISCAS85基准电路采用本文方法所得到的电路可靠度与采用美国军用标准MIL-HDBK-217方法所得到的计算结果进行了比较,验证了本文所建P模型的合理性.

三值量子基本门及其对量子Fourier变换的电路实现

理论上可以把量子基本门组合在一起来实现任何量子电路和构建可伸缩的量子计算机。但由于构建量子线路的量子基本门数量庞大,要正确控制这些量子门十分困难。因此,如何减少构建量子线路的基本门数量是一个非常重要和非常有意义的课题。提出采用三值量子态系统构建量子计算机,并给出了一组三值量子基本门的功能定义、算子矩阵和量子线路图。定义的基本门主要包括三值量子非门、三值控制非门、三值Hadamard门、三值量子交换门和三值控制CRk门等。通过把量子Fourier变换推广到三值量子态,成功运用部分三值量子基本门构建出能实现量子Fourier变换的量子线路。通过定量分析发现,三值量子Fourier变换的线路复杂度比二值情况降低了至少50%,表明三值量子基本门在降低量子计算线路复杂度方面具有巨大优势。

考虑时间因素的不同基本门故障概率计算

在门级电路的可靠性概率评估方法中,基本门的故障概率p一般人为设定或以常数形式出现.考虑到不同基本门的故障概率具有随时间变化的特性并结合其输入导线,本文构建了考虑输入负载的随时间变化的不同基本门的故障概率模型.理论分析与实验结果表明,基于弱链接模型的双峰对数正态分布更适合用来表示输入导线故障概率的时间分布.用本文方法、美国军用标准MIK-HDBK-217及Monte Carlo方法计算了ISCAS85基准电路的可靠度并进行了比较,还通过了行业标准的检验,结果验证了本文所构建模型的合理性.

DYL基本门的瞬态特性及应用

针对二值逻辑电路连线多,且每根线携带的信息量少的弊端,研究了多元逻辑电路(DYL)基本门的内部结构和瞬态等效电路图。通过将瞬态等效电路打包并在Multisim软件平台上构建了DYL基本门器件及其等效电路,对DYL线性"与或"门的瞬态特性进行了分析与内部参数估算,同时给出了仿真分析。利用多值逻辑设计原理分析了器件逻辑真值表,采用数字系统分层次的设计方法,设计了DYL二值-四值开关电路。实验结果表明:DYL线性"与或"门固有延迟时间很小,更适合于高速电路的设计。逻辑门电路所实现的多值逻辑功能,大大减少了电路连线,节省了芯片面积。

采用基本门单元完全测试矢量的测试生成算法

文章介绍了一种采用基本逻辑门单元的完全测试矢量集生成测试矢量的方法 ,该方法可以将搜索空间限制在 2 (n+1 )种组合内。它采用故障支配和故障等效的故障传播、回退等技术 ,建立了一套从局部到全局的测试生成新方法。同时 ,利用基本门单元完全测试矢量的规律性 ,可以实现最小的内存容量要求。在一些基准电路的应用实例中 ,得到了满意的结果。

基于基本逻辑门的量子傅立叶算法实现的改进

由于系统与环境的相互作用从而要求量子线路的操作在退相干时间内完成,量子算法中经常涉及到量子傅立叶变换线路。文章利用并行运算和基本门的组合进行优化,给出了部分数学说明,使得量子傅立叶变换的时间大大减少,同时也减少了过多的运算积累误差。这种思路和方法也适用于其它的量子网络的优化。

写好基本门类,体现县志特色

写好基本门类，体现县志特色上海县王孝俭在地方志编纂，特别是县志的编纂中，如何克服志县在记述中央大一统政策下，各县基本事业的活动状况，避免县志雷同、缺乏个性的状况，写出各县的特色？下面谈谈我们的看法。一、选准县志的立足点各县情况千差万别。造成千差万别的...

浅谈基本逻辑门的综合分析与对照

本文主要从不同方面对在教学中数字电路中的基本逻辑门进行分析对照,便于学生综合理解与掌握。

基于DNA和限制性核酸内切酶的基本逻辑门设计

由于DNA分子具有特异性、高并行性、微小性等天然特性,在信息处理过程中展现出了强大的并行计算能力和数据存储能力。该文研究将具有特异性识别功能的限制性核酸内切酶引入DNA链置换反应中,作为DNA电路的输入,通过控制立足点的生成和移除设计了是门、非门和与门3种基本逻辑门。采用Visual DSD对逻辑模型进行模拟仿真,并通过凝胶电泳实验验证设计。与以往的分子逻辑门比较,该设计反应迅速,操作简便,具有良好的扩展性,为大规模电路的设计提供了可能性。

基于忆阻器-CMOS晶体管的逻辑电路及其应用

针对传统组合逻辑电路存在的硬件资源利用率低和功耗高等问题,提出了一种基于忆阻器和CMOS晶体管的存算一体化组合逻辑电路设计方案。利用忆阻器存算一体、结构简单、与CMOS器件兼容等特性,减少了电路元器件数量。首先利用忆阻器的非易失性和阻变特性,设计忆阻与门、或门,结合CMOS晶体管实现与非门、或非门;然后,利用器件存算一体特性,提出了4R2T结构的异或门及同或门电路;最后,基于忆阻逻辑完备集设计了乘法器电路和图像加密电路,并采用LTspice验证电路功能正确性。结果表明,相比传统电路,所设计的乘法器电路元器件数量减少了50%,具有低功耗特性;所设计的图像加密电路具有良好的加密和解密效果,提升了运算效率。

基于二值忆阻器的三值逻辑门和乘法器设计

为了降低逻辑电路的功耗并提高电路的数字逻辑信息密度,根据二值型忆阻器的电学特性,利用LTspice仿真软件,建立Knowm忆阻器的SPICE电路模型,通过LTSpice仿真验证该电路模型的有效性;然后,应用该模型设计三值基本逻辑门并进行仿真验证;最后,在此基础上构建基于忆阻器的三值乘法器电路,并在LTspice仿真软件中进行仿真验证与功耗分析.采用二值忆阻器设计三值基本逻辑门和三值乘法器,相比三值N阱互补金属氧化物半导体(CMOS)逻辑门电路,本方案具有高性能和更低的延迟、高集成度、低功耗等优势,可用于替代传统CMOS管组成的逻辑电路.

Shor整数分解量子算法的加速实现

基于半经典量子Fourier变换的实现方法,提出了整数k的3元二进制表示生成向量和生成函数概念,构造了生成函数的真值表,证明了由其逐比特生成的整数k的3元二进制表示向量是整数k的一种NAF表示,且表示中非0元个数的最大值为[(「logk■+1)2],并基于此重新设计了Shor算法的量子实现线路.与Parker的Shor算法量子实现线路相比,计算资源大体相同(所需的基本量子门数量均为O(「logN■3),所需的量子比特数量前者较后者多2量子比特),但实现速度提高了2倍.

一种软件级双轨逻辑的完整实现方案

旁路攻击是一种通过分析密码设备在运行时所产生的旁路信息来分析该密码设备的秘密信息的方法。Paul Kocher等人在1998年提出的功耗分析现在已经是针对密码设备的旁路攻击中非常常见的一种。在硬件实现的密码设备中,双轨逻辑是一种有效的抵抗功耗分析的方法,它通过用两位物理比特来表示一位逻辑比特,使数据0和1的表述对称,从而平衡了功耗的大小。对于软件实现的密码设备,也可以借鉴双轨逻辑的思路,这里给出了一个较为完备的软件级双轨逻辑方案,解决了一些前人方案的不周全指出,并之后在一个DES算法的实验中,验证方案的有效性。