32位低功耗高速乘法器设计

采用Verilog HDL硬件描述语言,设计了一个高性能、低功耗的32位定点乘法器。该乘法器通过对基4布斯算法、4∶2压缩器算法及最终加法器的优化设计,进一步提高了乘法的运算速度。另外,在设计中加入了操作数隔离、门控时钟等低功耗设计技术,从而大幅度减少了电路功耗。采用SMIC 0.18μm CMOS工艺,使用Synopsys的Design Compiler工具对电路进行逻辑综合。结果显示,最坏情况下的时间延迟为3.9ns,系统时钟频率可达256MHz,功耗小于37m W。