负阻负载和复制运放增益增强技术相结合的低电压低功耗高增益端到端输出范围运算放大器(英文)

设计了一种低电压低功耗高增益端到端运算放大器.为了提高运放的直流增益,采用了复制运放增益增强技术,这种技术的特点是在提高增益的同时不影响输出摆幅,非常适合低电压场合.该运放采用0·18μm标准CMOS工艺,工作电压为1V.仿真结果表明,在5pF负载电容下所获得运放的直流增益达到65·9dB,增益带宽积为70·28MHz ,相位裕度为50°,静态功耗为156·7μW.

超过100dB SFDR的1.2V 14位20M采样保持放大器

设计了适用于14位20M流水线型模数转换器的采样保持电路.该电路采用了伪差分嵌套增益增强CMOS运算放大器,该运放的增益在各个corner及温度下都高于130dB,从而保证了采样保持电路的精度.在TSMC 0.13μm CMOS工艺下,仿真结果显示,该采样保持电路能够达到高于100dB的SFDR,完全满足14位的精度要求.

一种运用于高速ADC的采样保持电路设计

设计了一种用于Pipelined ADCs中的前置采样保持电路。从理论上推导了12bit、100MHz的模数转换器对采样保持电路各个子电路的性能指标要求,按此要求设计了增益增强型运放、自举开关等子电路。基于SMIC0.13μm,3.3V工艺,Spectre仿真结果表明,在采样频率为100MS/s,输入信号频率为9.7656M时实现了81.9dB的信噪失真比(SINAD)和13.3位的有效位数(ENOB),无杂散动态范围(SFDR)可达94.9dB,功耗仅为24mW。输入直到奈奎斯特频率,仍能保持81.5dB的信噪失真比和13.2位的有效位数,SFDR可达到92.67dB。

一种改进跨导运放的采样保持电路

采样保持电路的信号精度和建立速度直接影响到整个流水线型模数转换器的分辨率和转换速率.本文改进了辅助运放的共模反馈结构,解决了传统结构中跨导运放连续时间共模反馈(CMFB)电路设计困难,偏置电路复杂的问题,使用工作在饱和区边沿的MOS管对实现反馈结构,使输出共模电平在1.65 v快速稳定.该采样保持电路基于0.5μm 2P3M CMOS工艺,使ADC达到了10位,40 MHz的性能,一级采样电路在3.3 V的电压下其功耗为6 mW.

10bit 60Msps 15mW流水线ADC的设计

给出了一个SMIC0.13μm CMOS工艺的10bit/60 MHz流水线ADC的设计方法。该电路去掉了采样保持电路,同时引入运放分享技术,从而大大降低了功耗。仿真结果显示,在60 MHz时钟采样时,其ENOB为9.67bit,SFDR为75.2dB。

低功耗采样保持电路的分析与设计

在分析和比较两种开关电容采样保持电路的基础上,设计了一种低功耗采样保持电路。它采用电容翻转式结构、增益增强技术以及栅压自举开关技术降低了运放的功耗和电路的非线性失真。电路采用smic 0.18μmCMOS工艺进行设计,仿真结果表明该采样保持电路的SNDR为71dB,功耗仅为3.8mW,可以用于10bit 50Ms/s的流水线ADC中。