开放性32位RISC处理器IP核的比较与分析

比较和分析了LEON2,OpenRISC1200,NiosII等3种开放性RISC处理器IP核的结构特点,然后分别以三种处理器为核心在FPGA平台上构建了一个评测系统,采用Dhrystone2.1基准测试程序评测了它们的性能。最后在0.18μm的CMOS工艺下进行了综合,给出了它们在ASIC平台下面积和频率的比较。

面向ARMv8 64位多核处理器的QGEMM设计与实现

该文在ARMv8 64位多核处理器上基于OpenBLAS首次设计、实现并优化了四精度矩阵乘法(Quadruple precision General Matrix-Matrix Multiplication,QGEMM).由于浮点计算中不可避免地引入舍入误差,双精度矩阵乘法(DGEMM)在某些情况下不能给出令人满意的数值结果,因此需要高精度或多精度算法来实现更精确的计算.Double-double算术是一种较为有效和广泛使用的手段.文中采用double-double数据格式构建结构体存储四精度浮点数据;基于OpenBLAS中的稠密矩阵计算的分块算法,增加四精度数据格式的相关的头文件和源文件,并用汇编代码撰写文中所提出的QGEMM的核心内核;利用无误差变换技术,调整并优化内核中的算法流程,避免规格化操作步骤造成的数据强制依赖关系;通过分析算法的数据依赖关系,设计寄存器的分配和轮转策略,优化指令调度顺序,开发指令级并行性,提高QGEMM的实际性能.根据具体算法使用混合乘加指令(FMA)的程度不同,文中采用了算法理论峰值性能这一概念,其有别于机器理论峰值的概念,能更好地评估文中所提出的QGEMM的实际效率.数值实验表明:文中通过汇编代码实现并优化的QGEMM性能最高达到19.7Gflops,效率为在ARMv864位多核处理器平台上QGEMM算法理论峰值性能的82.1%,在满足数值结果精度要求的同时,其计算速度约是由C语言撰写的未优化的QGEMM和MBLAS中QGEMM的5.8倍,是编译器GCC实现的long double数据格式的QGEMM的24倍.同时数值实验还显示文中提出的QGEMM针对不同规模的矩阵具有较好的线程可扩展性.

控制器局域网位时序处理器的设计与实现

在控制器局域网(controller area network,CAN)总线通信中,位时序的处理关系到CAN能否正确地收发数据.基于总线标称位时间的周期结构及位同步的工作原理,提出CAN 2.0协议标称位时间的一种优化方法,即将传统的标称位时间由4个互不交叠的段简化成3个互不交叠的段,并在此基础上提出一种基于同步状态机的CAN总线位时序处理器的设计方法,提供可编程的时间段来补偿传播延迟时间和相位漂移,并对设计的电路进行仿真与验证.结果表明,相对于CAN协议规范标称位时间的4个互不交叠的段,减少了整个位时序处理过程使用的寄存器,简化了执行位同步的步骤,能更简便地处理CAN总线通信的位时序,实现了CAN总线协议中对位定时和位同步的控制,更好地优化了CAN网络的性能.

面向ARMv8 64位多核处理器QTRSM的实现

在ARMv8 64位多核处理器上基于OpenBLAS实现了四精度三角矩阵求解(QTRSM)。基于两种数据格式分别实现了QTRSM,第一种实现利用GCC编译器对long double数据类型的支持来实现QTRSM,第二种实现采用double-double数据格式及其相应的四精度加减法、乘法和除法。以long double数据类型QTRSM为测试基准,就不同矩阵规模下测试结果精度和时间与double-double数据格式QTRSM进行比较。实验结果表明:两者得到近似相同精度的数值结果,但double-double数据格式QTRSM的性能是long double数据类型QTRSM的1.6倍。随着线程数的增加,两种QTRSM实现的加速比接近2.0,具有较好的可扩展性。

32位嵌入式RISC处理器的VLSI实现(英文)

本文实现了一个低功耗,高速度的32位RISC处理器。芯片采用了ARM V4的指令集,哈佛结构和五级流水线。同时利用了改进的流水冲突检测控制和异常处理使得流水线能以较高的速度顺序流动。与商用的ARM7TDMI相比,在0.6mm的工艺上达到了与商用0.35mm工艺制造相同的速度,同时CPI降低了26%,MIPS上升了36%。整个系统在APTIX公司提供的MP3CF硬件仿真器上完成了硬件验证,现已完成了版图设计并提交流片。

基于32位数字信号处理器和16位同步串行模数转换器的配用电监控终端设计

采用32位控制型数字信号处理器、32位嵌入式先进精简指令集处理器和具有16位精度的同步采样串行接口模数转换器,设计并实现了全隔离的配用电监控终端。在设计中使用多重软硬件抗干扰措施,提高了装置的可靠性;应用软硬件缓冲技术和优化的历史数据查询算法提高了系统效率。采用GPRS作为通信手段,并对其应用可靠性进行了深入研究和实践。在定点数字信号处理器中采用C语言编程,提高了系统的可靠性和可维护性。

32位软处理器MicroBlaze的体系结构及其应用

本文分析了软处理器MicroBlaze的体系结构,给出了MicroBlaze内核在软件无线电系统中应用,实现了SOPC(可编程系统芯片)。

32位处理器值得期待

从去年开始，32位嵌入式处理器成了新闻发布的热门，特点是32位MCU（微控制器）价格不断降低，试图与16／8位MCU竞争：32位MCU／MPU（微处NN）在性能效率上不断提到、瞄准高速增长的工业／医疗应用。

32位微处理器的边界扫描设计

对边界扫描测试的支持是９０年代设计的微处理器的基本要求，ＮＲＳ４０００ 微处理器的边界扫描测试共支持８条指令，其中６条是公开指令，２条是私有指令．ＮＲＳ４０００边界扫描测试设计的特色主要体现在它提供了一个芯片测试、诊断调试的统一控制接口，支持内建自测试和内部部分路径扫描测试，形成了一个以边界扫描测试为主体，以自测试和部分扫描测试为支持的芯片测试机制．

40位处理器指令集架构研究

初步设计了适用于手机和个人电脑的40位处理器的免费开源精简指令集,具备以字节为单位的可变长度,解码规则简单,便于硬件实现,可用性和扩展性好,已定义共127条指令,包含基本指令93条和扩展指令34条。

ARM:全新64位处理器引领计算跨入新时代——访ARM公司首席商务官Mike Inglis

10月底,ARM宣布推出第一个64位处理器系列——Cortex-A50系列,并推出Cortex-A53与Cortex-A57处理器,可与现有32位处理技术的扩展升级。ARM称全新64位处理器引领移动及企业计算跨入新时代。

基于可复用IP方法的32位嵌入式微处理器结构设计

介绍了一种基于可复用 IP方法进行 3 2位嵌入式微处理器结构设计的方案。该结构中 IP模块均自行设计 ,接口符合 AMBA总线规范。仿真结果表明 ,设计达到预期的功能要求。

利用Aptix硬件仿真器对32位RISC处理器的硬件验证

随着ASIC技术的不断发展,设计规模及复杂程度也不断增加,前端设计的准确性对整个项目的重要性越来越大。因此,在前端设计中,除了进行软件仿真外,还需要进行硬件验证。本文介绍了一种不同于通常利用FPGA板下载进行仿真的硬件仿真方法,而是采用Aptix公司提供的MP3C硬件仿真器对自行设计的32位嵌入式RISC微处理器进行硬件验证。

32位浮点RISC嵌入式微处理器LS-C编译程序寄存器分配实现

寄存器的合理利用是提高编译程序目标代码效率的关键因素。论文提出变量使用频度最低思想并详细阐述了其在32位浮点RISC嵌入式微处理器LS-C编译程序寄存器分配方案中的具体实现。

基于64位处理器的Android平台优化AES加密算法

与PC机相比,在手机上实现同样的算法要求占用空间小、功耗低。高级加密标准(AES)的S盒设计采用查表方式,复杂度较高、消耗功率大,因此,将它用于手机中要对它进行优化。本文提出优化AES加密算法,将分组长度扩充至256位,增加分组长度能提高算法的安全性;在采用求逆运算的基础上添加仿射变换,以运算代替查表操作,能减少存储空间;将字替换、行移位、列混合合并在为成为一个运算步骤,其输入数据为16位、输出数据为64位,能提高运算效率。实验结果表明,该算法既能大幅提升加密强度又能保持高运算效率。

英特尔将桌面64位处理器进行到底

随着面向数字家庭和数字办公应用软件的逐渐成熟,且要求日益苛刻,采用64位扩展技术的台式机可谓是恰逢其时,其将充分发挥各种新兴的全新使用模式的优势.

L80C186-10型16位微处理器的设计

本文介绍了 L80 C1 86— 1 0型 1 6位微处理器的主要功能、工艺设计以及测试技术。

32位微处理器下伪SPI技术的研究与实现

SPI是一种高效的串行双向同步通信接口,适合于主机与外围设备进行通信,但有些MCU不带SPI。为实现这一类MCU与带SPI的外围设备进行通信,本文介绍了一种软硬件结合的技术,并以伪SPI命名,模拟SPI的工作。

ARM推出高效64位处理器Cortex—A50系列

ARM推出新款ARMv8架构ARM Cortex～A50处理器系列产品。该系列率先推出的是Cortex—A53与Cortex—A57处理器以及最新节能64位处理技术与现有32位处理技术的扩展升级。该处理器系列的可扩展性使ARM的合作伙伴能够针对智能手机、高性能服务器等各类不同市场需求开发系统级芯片（SoC）。Cortex～A57是ARM最先进、性能最高的应用处理器，Cortex—A53不仅是功耗效率最高的ARM应用处理器，也是最小的64位ARM处理器。