并行CISC指令译码器的设计与实现

针对x86系列兼容微处理器串行译码速度慢、效率低的缺点,提出了一种并行译码器设计方案。该方案将整个译码过程分为长度译码和地址译码两个阶段进行流水译码,在指令不带前缀的情况下单拍完成长度译码,支持任意两条指令并行译码,提高了译码效率。其使用Verilog-HDL进行描述,SYNOPSYS-DV在SMIC CMOS0.18工艺库下进行综合。结果表明完全达到了设计要求。

嵌入式Flash CISC/DSP微处理器的研究与实现

本文研究一种新的既具有微控制器功能 ,又有增强DSP功能的高性能微处理器的实现架构 .在统一的增强CISC指令集下 ,我们将基于哈佛和寄存器 寄存器结构的微处理器模块和单周期乘法 /累加器、桶形移位寄存器、无开销循环及跳转硬件支持模块、硬件地址产生器等DSP功能模块以及嵌入式FlashMemory和指令队列缓冲器有机的集成起来 ,在统一架构下通过单核实现CISC/DSP微处理器 ,有效地提高了处理器的性能 .该微处理器采用 0 35 μmCMOS工艺实现 ,芯片面积为 2 5mm2 .在 80M工作频率下 ,动态功耗为 4 2 5mW ,峰值数据处理能力可达 80MIPS .该处理器核可满足片上系统 (SOC)对高性能处理器的需求 .