硅外延厚度稳定性控制

分析表明,外延工艺因其能够严格控制掺杂浓度及表面完美性而广泛用于Bipolar、BiCMOS、功率器件,瞬态电压抑制器及超结器件等集成电路。批量生产中的核心问题是产品参数的稳定性控制,良率的提高及成本的降低。BICMOS及超结器件集成电路中,外延层厚度的稳定直接影响到器件击穿电压性能。外延厚度的稳定性受压力和温度的影响,但影响最大的是硅源气体的流量。结合实际生产讨论了影响外延层厚度稳定的主要因素,通过控制DCS/TCS的流量稳定性,使得外延层厚度得到良好的控制,降低了产品报废率,提高了经济效益。

外延厚度对CMOS倒相器闩锁特性的影响研究

CMOS电路由于寄生结构的影响,在大电流的情况下,易发生闩锁效应。如有该效应发生,极有可能导致芯片烧毁。一般从电路设计和版图设计两个方面可以减少闩锁效应的产生,同时在工艺方面采取措施可进一步降低闩锁效应,采用外延厚度的控制是比较有效的方式之一。通过外延技术降低衬底寄生电阻Rp的阻值,保证在大电流的情况下,减少寄生三极管导通概率,从而减少闩锁效应的发生。通过仿真验证,明确了外延厚度与CMOS倒相器闩锁特性的关系,获得了外延厚度的最佳值,在极限情况下,外延1.5μm CMOS倒相器抗闩锁能力比30μm外延高8.3倍左右。

一种测量外延层厚度及掺杂浓度的改进方法

在双台面SiGeHBT加工工艺过程中,采用RIE工艺刻蚀发射极台面时,为了避免等离子轰击对外基区表面造成损伤,同时为了防止过刻到基区,必须严格控制发射极台面的高度,从而必须准确知道未刻蚀前的厚度和刻蚀后的厚度。现有的许多对材料厚度及掺杂浓度的分析方法,具有各自的优缺点。本文提出了一种可以同时检测外延层的厚度及掺杂浓度分布的方法,这种方法具有简单、高效、低成本的优点。

高压VDMOS用外延片的外延参数设计

通过理论计算,对VDMOS器件的外延层厚度和掺杂浓度进行了优化设计,探讨用于VDMOS的外延工艺,讨论了外延层厚度和过渡区的测试方法,提出了有效外延层厚度是影响击穿电压的最关键参数,应用此参数监控外延工艺,提高了片内及批次间的击穿电压一致性。特别通过对600 V的VDMOS外延参数及其器件结果分析得出,用此参数来调整中间和边缘厚度及不同外延设备之间的参数,使同种参数下有效外延层厚度保持相当,则可以大大减少离散性和设备间变差。

8英寸薄层硅外延片的均匀性控制方法

8英寸(1英寸=2.54 cm)薄层硅外延片的不均匀性是制约晶圆芯片良率水平的瓶颈之一。研究了硅外延工艺过程中影响薄外延层厚度和电阻率均匀性的关键因素,在保证不均匀性小于3%的前提下,外延层厚度和电阻率形成中间低、边缘略高的"碗状"分布可有效提高晶圆的良率水平。通过调整生长温度和氢气体积流量可实现外延层厚度的"碗状"分布,但调整温区幅度不得超过滑移线的温度门槛值。通过提高边缘温度来提高边缘10 mm和6 mm的电阻率,同时提高生长速率以提高边缘3 mm的电阻率,获得外延层电阻率的"碗状"分布,8英寸薄层硅外延片的的边缘离散现象得到明显改善,产品良率也有由原来的94%提升至98.5%,进一步提升了8英寸薄层硅外延片产业化良率水平。

高阻衬底CMOS外延工艺研究

针对于高阻衬底、高阻外延工艺与常规CMOS工艺的兼容性进行研究,主要讨论了CMOS外延工艺中确定有效外延层厚度的实验过程。

外延参数稳定性控制方法

外延工艺广泛应用于双极集成电路、高压器件和CMOS集成电路。批量生产中的核心问题是产品参数控制的稳定性、均匀性和可重复性,从而提高外延片的成品率并降低多次调整带来的成本。讨论了影响硅外延层厚度和电阻率稳定控制的主要因素,通过优化刻蚀基座程序,使得桶式炉外延层厚度和电阻率得到良好的控制,一方面提高了产品的良率,另一方面大大降低了桶式炉硅外延片的生产成本,提高了经济效益。

8英寸薄层硅外延片的均匀性控制方法

作为半导体硅器件和集成电路中经常会使用的一种基础功能的材料,硅外延片的性能非常优越,是我国电子信息技术产业发展过程中经常会用到的材料。半导体器件薄层硅外延片在半导体中的应用范围非常广泛,其在半导体器件中担任的主要是电路功能。该文就8英寸薄层硅外延片的均匀性控制进行研究,希望能够在一定程度上提高8英寸薄层硅外延片的质量。

一种利用层错无损测量4H-SiC外延层厚度的方法

介绍了一种利用层错无损测量4H-SiC半导体材料外延层厚度的方法。该方法是根据4H-SiC同质外延生长中堆垛层错(stacking fault,SF)和外延层厚度的几何关系,通过测量在场发射扫描电子显微镜下观测到的SF沿[1100]方向边长的长度,计算出外延层厚度。与常用外延层厚度测量方法(红外干涉法)相比,这种无损测量方法更为简易精确。

Lambert W函数性质及其应用

介绍了Lambert W函数的代数及图像性质,如该函数的级数展开式、微分及函数在复平面的图像等。总结了其在数学、物理、化学和生物等领域的应用情况。

功率VDMOS器件中纵向电场的研究

本课题的研究目的旨在从改变功率VDMOS的结构参数入手得到外延层厚度和栅源电压对功率VDMOS纵向电场的影响,并且在结构参数变化的范围内分析出最大电场位置的变化,为优化器件的性能起到指导作用。通过二维仿真工具TSUPREM4和MEDICI仿真器件的结构和电场并以图表的形式计算得到最大电场位置的变化趋势。通过修改器件的外延层厚度得到了在不同的参数下其纵向电场的分布接近封闭的拱形曲线并且随着外延层厚度的增加最大电场的位置接近线性的变化趋势,外延层厚度每增加1.5um到2.5um,最大电场点的位置会上升外延层厚度的百分之3到百分之6。改变器件的栅源电压使器件在进入准饱和区之后纵向电场分布十分稳定不在受栅源电压的影响而没有进入准饱和区时电场随着栅源电压的增大而增大。

高压VDMOSFET击穿电压优化设计

通过理论计算,优化了外延层厚度和掺杂浓度,对影响击穿电压的相关结构参数进行设计,探讨了VDMOSFET的终端结构。讨论了场限环和结终端扩展技术,提出了终端多区设计思路,提高了新型结构VDMOSFET的漏源击穿电压。设计了800V、6A功率VDMOSFET,同场限环技术相比,优化的结终端扩展技术,节省芯片面积10.6%,而不增加工艺流程,漏源击穿电压高达882V,提高了3%,由于芯片面积的缩小,平均芯片中测合格率提高5%,达到了预期目的,具有很好的经济价值。

N沟道VDMOS器件材料选择

制做N沟道VDMOSFET器件的材料的两个关键参数是材料外延层电阻率和外延层厚度,在VDMOS器件的开发研制和生产过程中快速准确地选择材料是赢得时间、赢得市场的重要因素。VDMOS器件的耐压和工艺过程决定了材料的外延层电阻率和外延层厚度,通过进行理论计算,阐述了理论在实践生产过程中的局限性和制约因素,对理论的计算结果进行了客观地修正。