一种高性能多位量化Σ-Δ调制器的设计

实现了一种适用于信号检测的低功耗Σ-Δ调制器。调制器采用2阶3位量化器结构,并使用数据加权平均算法降低多位DAC产生的非线性。调制器采用TSMC 0.18μm混合信号CMOS工艺实现。该调制器工作于1.8V电源电压,在50kHz信号带宽和12.8MHz采样频率下,整体功耗为3mW,整体版图尺寸为1.25mm×1.15mm。后仿真结果显示,在电容随机失配5‰的情况下,该调制器可以达到91.4dB的信噪失真比(SNDR)和93.6dB的动态范围(DR)。

采用DWA技术的多位Σ-Δ调制器的设计

设计一个内部采用2位量化器的二阶单环Σ-Δ调制器.为解决反馈回路中多位DAC元件失配导致的信号谐波失真问题,该调制器采用了数据加权平均(Data Weighted Averaging,DWA)技术来提高多位DAC的线性度.Σ-Δ调制器信号带宽为50kHz,过采样率(OSR)为64,采用MXIC公司的0.35μm混合信号CMOS工艺实现,工作电压为12V.后仿真结果显示,在电容随机失配5%的情况下,该调制器可以达到55.8dB的信噪比(SNR)和60.4dB的无杂散动态范围(SFDR).打开DWA电路比关闭DWA电路的情况下,SNR和SFDR分别提高8dB和13dB.整个调制器功耗为48mW,面积仅为0.6mm2.

一种适用于音频调制的混合架构低功耗Σ-Δ调制器

随着电子信息技术的发展,移动便携电子设备不断进入人们生活的各个方面.应用在模数混合信号系统的性能也在不断提高.模数转换器作为模数混合信号系统中核心的组成部分,ADC的性能水平直接决定了使用它的系统的性能水平.由于集成电路元件间匹配精度的限制,在同一工艺条件下,SAR ADC很难实现高精度,而Σ-ΔADC采用了过采样和噪声整形技术,大大降低了对元器件匹配的要求,易实现高精度,但量化器单元电路功耗较高,针对这些特点,提出了一种将SAR ADC和Σ-ΔADC相结合的架构——2阶5位Σ-Δ混合架调制器.其在传统Σ-ΔADC的结构上去除Flash型量化器,用低功耗的SAR型ADC作为量化器,保持了Σ-ΔADC的高精度特点,基于开关电容、积分器和采用动态比较器的逐次逼近型ADC来实现.ADC中的积分器采用运算跨导放大器(OTA)实现,前馈调制器中的多位量化器和模拟加法器由SAR模数转换器实现,模拟无源加法器嵌入到由电容器阵列和动态比较器组成的SAR ADC中,其中动态比较器无静态功耗.该芯片基于SMIC 180 nm CMOS工艺设计和验证,芯片版图的有效面积为0.56 mm^2.通过对该调制器芯片的后仿真分析,验证了其方案可行性.仿真测试芯片电源电压1.8 V,以3.2 MS/s采样频率对输入的0~25 kHz正弦波进行采样,峰值SNR=126 dB,芯片总功耗3.6 mW.