基于环形游标时间数字转换器的编码转换电路

基于应用在锁相环的环形游标时间数字转换器(Vernier ring time-to-digital converter,VRTDC),提出了一种温度计码编码转换电路,解决了VRTDC电路在小量程计数时输出电路无法输出准确的码值,导致时间间隔错误的输出量化问题。采用Cadence Spectre仿真工具在标准180 nm CMOS混合信号工艺下对编码转换电路进行验证,验证结论表明该VRTDC可输出正确的编码值,有效分辨率可达10 ps、动态范围可达560 ns,且在测量范围内具有很好的线性度。

相控-延时链混合架构时间数字转换器

高精度时间间隔测量过程中,为兼顾测量分辨和精度的同时,简化校准过程,提出一种混合架构的时间数字转换器(TDC)设计方法。该方法将相控时钟架构与抽头延时链(TDL)架构结合,利用不同相位的时钟对抽头延时链实现并行采样,一次测量过程中可以得到多个测量值,最后利用多个测量值的均值表示测量结果。该方法在Kintex-7 FPGA上进行实验测试,结果表明在进行简单校准的情况下,仍然可以保持较高的测量分辨率和精度,从而证明提出方法的有效性与可行性。

非线性优化的时间数字转换器设计

在由FPGA超前进位单元级联构成的抽头延时链中,非线性通常较差,是TDC测量系统需要解决的重要问题之一。为了解决该问题,文章在已有的抽头采样序列(“SCSC”)基础上,提出了“混合”抽头采样序列的方法,显著改善了延时单元的非均匀性。所搭建的TDC包含了抽头延时链、采样逻辑电路、编码逻辑电路、码密度校准等模块,并在Xilinx Kintex-7系列芯片上进行验证。测试结果表明,提出的方法相较于“SCSC”序列下的微分非线性降低了32.0%,积分非线性降低了22.8%。通过进一步校准,所实现的TDC分辨率(LSB)为13.51 ps,测量精度为19.17 ps,微分非线性为[-0.45,0.96]LSB,积分非线性在[-3.27,1.33]LSB之间。

基于FPGA的高分辨率数字时间转换器

针对全固态直线变压器驱动源(LTD)中大规模开关同步触发的需求,基于游标法和预相移技术设计了一种全新的双通道同步高分辨率数字时间转换器(DTC)。在原有游标DTC的基础上提前计算不同生成脉冲相位重合位置的关系,通过相位移动和相位检测使时钟信号提前满足相位关系,以实现同时触发多个不同宽度脉冲信号的目的。详细阐述了DTC的实现原理和电路设计模块,并对其进行了仿真和现场可编程门阵列(FPGA)实现,同时对实现结果进行测试、分析和讨论。在Xilinx ARTIX-7 FPGA开发板上实现了第一个脉冲信号的分辨率为0.85 ps,微分非线性(DNL)和积分非线性(INL)分别为-1.255~1.166 LSB和-7.33~7.05 LSB。第二个脉冲信号分辨率为17.1131 ps,DNL和INL分别为-0.0987~0.105 LSB和-0.717~0.735 LSB,且在0~80℃的环境温度中依旧可以保证DTC的性能。结果表明此DTC具有实现简单、成本低,性能高效等优点。

基于FPGA的高精度多通道时间数字转换器设计

采用Xilinx Virtex-5FPGA芯片,实现了一种高精度、多通道时间数字转换器的设计。每个通道配有一条抽头延迟线,每条延迟线由64个快速超前进位链(CARRY4)组成。布线后,延迟线成链状结构紧密排列,有效消除了布线路径带来的误差,降低了积分非线性和微分非线性误差。仿真结果表明,设计的时间数字转换器的最低有效位约为26.35ps,有效精度约为14ps,INL小于4.3LSB,DNL在-0.8LSB^2.4LSB范围内。

一种基于FPGA进位链的时间数字转换器

提出了一种基于Xilinx Virtex-5FPGA的时间数字转换器。利用Virtex-5中专用进位链CARRY4构造的延迟链,对时钟周期进行内插以得到更高精度的测量。此外,运用布局布线约束来减少延迟链的不一致性,降低了微分非线性（DNL）以及积分非线性（INL）。仿真结果表明,最低有效位（LSB）为52.22ps,精度（RMS）约为25ps,INL为0~0.9LSB,DNL为-0.03~0.1LSB。

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3LSB。

时间-数字转换器研究综述

集成电路CMOS制造工艺向纳米级尺度的不断发展,带来了低电压下模拟电路设计的种种困难,能将时域上的时间间隔信号直接转换为数字码的时间-数字转换器给这一问题的最终解决提供了一种新的可能方式。介绍了时间-数字转换器的工作原理以及历史上的发展过程,综述了其最新一代主要的几种结构类型,以及时间-数字转换器在当前国际上的研究进展,最后介绍了时间-数字转换器的发展趋势。

基于时间数字转换器的数字输出电子式互感器校验系统

为了提高基于高精度采集卡的数字输出电子式互感器校验系统的相位测量精度,分析了其相位测量误差产生的原因。基于此,提出通过时间数字转换器(TDC)测量采集卡从触发采样到开始采样的时间差,再将该时间差换算为角度以校正相位,给出了所提方法在校验系统中的实现方法。对应用所提方法的校验系统的准确度进行理论分析,结果表明其测量准确度为0.05级,可用于校验精度为0.2级及以下的电子式互感器。

一种全数字前馈式时间交织模数转换器时间误差后台校准算法

该文设计实现了一种全数字前馈式时间交织模数转换器(TIADC)时间误差校准算法,其中采样时间误差提取采用改进的时间误差函数求导模块的前馈式提取方法,可以提高在输入信号频率较高时误差提取的准确度;同时,为了降低误差提取单元的复杂性,采用了以减法实现的时间误差函数;最后,采用基于1阶泰勒补偿完成时间误差的实时校正。仿真验证表明,应用于4通道14位TIADC系统,当输入信号为多频信号时,系统动态性能无杂散动态范围(SFDR)从48.6 dB提高到80.7 dB。与传统基于前馈校准结构对比,可以将有效校准输入信号带宽从0.19提高到0.39,提高了校准算法的应用范围。

一种基于时间数字转换器的瞬时测频技术

为了提高数字计数式瞬时测频的精度，提出了一种采用时间数字转换器（TDC）进行瞬时测频的新技术。通过对脉内的被测信号脉冲个数进行计数，并利用TDC测量输入信号的脉宽，可得到被测信号频率。在 FPGA 中设计了测频的基本时序，并完成了对TDC的控制和数据计算。为了提高瞬时测频机工作的稳定性，设计了TDC的校准方法，通过在测量间歇期插入标准脉宽信号进行测量，以修正T DC的漂移。经测试表明，对于脉宽1μs、载频频率为1～2GHz的输入信号，该技术的测量精度约为0．3MHz，测量时间小于1μs。

基于FPGA的高分辨力时间数字转换器的应用研究

高分辨力时间间隔测量技术在许多研究和应用领域中都具有十分重要的地位。基于FPGA技术,利用高分辨力时间数字转换器TDC芯片,设计出了一种高准确度时间间隔测量系统,该系统可以工作在不同模式及分辨力,也可以进行不同通道的选择,最多可以达到8个测量通道。测量结果显示,该测量系统可以达到18.6 ps的标准偏差。

基于时空关系的高分辨率时间数字转换器

本文介绍了一种利用时空关系来提高测量时间间隔精度的时间数字转换器(TDC),该转换器用固定长度的抽头传输线作为量化延时单元,对短时间间隔进行量化,其主要分为传输线、缓冲器和重合检测电路三个部分,本文对此进行了深入分析。这种时间数字转换器的一个优点是容易集成,我们做了个原型机来验证这个原理,在该原型机中使用印刷电路板上的微带线作为延迟线,最后实现了82ps的测量精度。

基于新型时间放大器流水线时间数字转换器

针对传统时间数字转换器(TDC)中普遍存在的转换速度与转换精确度相互制约问题,提出一种适用于流水线型TDC结构的新型边沿对准时间放大器。这种时间放大器采用三级门控延时链与边沿合成器的级联结构,可实现增益为4的整数倍时间放大。在0.35μm标准CMOS工艺下完成整体流水线型TDC的设计,仿真结果显示,输入动态范围为6.11 ns,时间分辨力为13.1 ps,转换速率为50 MSamples/s。相比于传统基于脉冲序列时间放大器的TDC,转换速率提高19.5%,精确度提高33.7%。

16通道高分辨CAMAC时间数字转换器

介绍一种１６通道高分辨ＣＡＭＡＣ时间数字转换器组件，具有１２位动态范围，其最小时间分辨达２６ｐｓ，１６个通道的总变换时间仅１５μｓ。该组件采用ＣＯＭＭＯＮＳＴＡＲＴ模式，１６个独立的ＳＴＯＰ。该组件有两种读出方式：随机读出和稀疏扫描读出方式。为了简化设计，提高组件的可靠性，在组件中ＴＡＣ部分被设计成一个很小的模块，每个模块包含两路独立ＴＡＣ，组件中共使用了８个这样的ＴＡＣ模块。详细介绍了该１６通道高分辨ＣＡＭＡＣ时间数字转换器组件的原理。

基于FPGA的时间数字转换器的编码器

时间数字转换器的编码器需要把温度计码转换1-0(0-1)跳变处的二进制位置码。针对FPGA的查找表结构,实现了处理任意2m位温度计码的3种行为级编码器(顺序查找法、折半查找法和累加法)和4种数据流级编码器(wallace树、胖树、MUX和ROM)的算法描述,并在EP3C25E144I7中实现。通过对比编码器的LUT使用个数、最短路径延时、最长路径延时和毛刺,发现在FPGA上性能相近且最优的是胖树结构和ROM结构的编码器。ROM结构比胖树结构更易于被编程实现和移植。

一种基于边沿切换技术的随机时间-数字转换器

提出了一种基于边沿切换技术的随机时间-数字转换器(Stochastic Time-to-Digital Converter,STDC),相比传统STDC结构,基于边沿切换技术的STDC在实现相同分辨率的情况下可将功耗降低30%,具有高分辨率、低功耗、PVT抗性好的特点。采用0.13μm CMOS工艺流片验证,测试结果表明,采用边沿切换技术后,STDC可达到1 ps的高分辨率,功耗仅0.9 m W。此外,边沿切换技术还具有减少失配和降低闪烁噪声的效果。

一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环

提出了一种采用pipeline-ΔΣ时间-数字转换器的全数字锁相环。提出的pipeline-ΔΣ时间-数字转换器采用脉冲链结构的时间放大器实现了两级时间量化以及1.6ps的高分辨率。其中,MASH1-1-1结构的ΔΣ调制器实现了三阶噪声整形的效果。该全数字锁相环电路采用0.13μm CMOS工艺进行了流片,测试结果显示:芯片总功耗为12mW,带内和带外相位噪声分别为-91dBc/Hz@10kHz和-128dBc/Hz@1MHz,RMS抖动和峰峰抖动值分别为2.9ps和21.5ps。

高速时间-数字转换器设计与实现

介绍一种高速时间-数字转换器的设计实现方法。从硬件和软件两方面详细阐述设计思路和步骤,高速时间-数字转换器系统硬件由串并转换芯片MC100EP445,高速时钟发生芯片Si5321,可编程逻辑器件Virtex-4 SX35,USB控制芯片CY7C68013构成,软件由FPGA程序,USB固件程序,上位机用户界面组成,采用模块化设计思路,方便用户定制。系统可以达到402ps的时间分辨率。

基于时域计算优化TDC的模拟数字转换器设计

提出一种基于时间域计算的模拟数字转换器,将输入的模拟信号经锯齿波与比较器电路转变为时间域信号,并对时间域信号进行高精度采集以完成模数转换;使用数字逻辑电路替换模拟电路完成模数转换功能,以达到在信号采集系统中替代高性能模拟数字转换器(ADC)的优化设计。提出了基于可编程门阵列(FPGA)实现时间触发器(TFF)的设计方案,利用更精细的基础器件对时间域信号进行存储和计算,实现脉宽扩展,以提高时间数字转换器(TDC)的采集精度。使用TFF对时间信号进行处理,减少了使用进位延时链构建的传统TDC在输入待测量信号时因多次采集和控制而带来的误差。实验表明:在Xilinx Artix-7 FPGA平台下,时间测量精度在22 ps以上;当采样频率为50 kHz时,采样精度可达20 bit,稳定工作精度为18 bit。