一种基于Dadda树的乘法器设计

在基带信号处理芯片中,面积和速度是两个关键的指标.文中在改进的booth算法基础上,采用了Dadda树压缩算法,通过对压缩器基本单元的改进,同时对符号位和尾部零填充进行优化设计;不仅保持了Wallace树结构的并行计算优势,而且面积上也得到了很大的改善;同时相对于Wallace树结构的规则结构也更利于版图设计.压缩结果采用了多层CLA块技术,使得乘法器的速度得到进一步的提高.在0.13μm的SMIC八层金属CMOS工艺下,DC(Design Compiler)综合结果表明,芯片面积为20633.59μm2,最大延迟仅为3.00ns.