结合晶体管版图效应分析的模拟集成电路设计

为了实现模拟集成电路版图设计的自动化,提出一种称为金属-氧化物-半导体场效应晶体管阵列的版图布局方法。90 nm/1. 2 V互补式MOS的测试元件组(TEG)芯片被开发用以实验采样,芯片搭载多种导电沟道分割形式的多指栅晶体管,晶体管在电路的版图设计中以不同的布局形态呈现。这些晶体管的电气参数被测试并抽取,用以分析和评价其直流性能。以二级模拟运算放大器为实验电路,分别采用晶体管阵列和全定制方式进行版图设计,从工艺波动性和版图面积两方面进行对比。成品实测结果表明:以晶体管阵列方式实现共源共栅运放电路时,10枚TEG芯片的平均失调电压为4. 48 m V,对比手工版图的5. 59 m V,抗波动性能约提升了20%,显示了晶体管阵列版图设计方法的有效性。