一种面向片上网络的多时钟路由器设计

路由器是实现片上网络(Network-on-Chip,NoC)的核心组件.针对NoC不同时钟域间通信问题,以双时钟异步FIFO替代一般路由器中的跨时钟域接口电路,提出了一种适用于二维网格拓扑结构NoC的多时钟路由器结构.采用Verilog语言完成相关设计工作,FPGA综合结果表明该路由器占用资源少,工作频率可达475.29 MHz,有效提高了数据传输速率.基于SMIC 0.13μm CMOS工艺,对不同深度FIFO的多时钟路由器综合结果进行比较,进一步分析了缓存大小对路由器性能和成本的影响.

状态机与多时钟体系结构的异同

在使用硬件描述语言设计数字逻辑系统时，控制信号的设计是整个系统设计的关键和难点所在。文章从时间性和状态空间两个角度深入讨论了控制流设计中状态机和多时钟两种常见的体系结构的异同。并就其各自的应用范围做了探讨。文章的思路对进行电路系统级设计有一定的借鉴意义。

异步多时钟系统的同步设计技术

对多时钟系统的同步问题进行了讨论,提出了亚稳态的概念及其产生机理和危害;叙述了控制信号和数据通路在多时钟域之间的传递;讨论了控制信号的输出次序对同步技术的不同要求;重点论述了常用的数据通路同步技术———用FIFO实现同步的原理及其实现思路。

八位微处理器系统级设计中的多时钟实现方法

文章介绍了一种采用多时钟定量系统设计八位复杂指令集微处理器的方法。复杂指令的分解与技巧、指令与步长计数器联合译码算法、子操作步骤的多时钟实现方法给予了详细说明；多时钟实现方法在项目管理与其它类别微处理器系统级设计中的运用给予了拓展性描述。

基于带分复用和多时钟的3D NoC测试规划路由设计

为高效解决基于带分复用和多时钟策略下的3D NoC测试规划问题,本文对3D NoC测试规划中的路由进行设计.结合NoC结构特点,设计数据传输格式,采用多播技术的XYZ路由策略,设计了基于该策略的资源冲突等待机制.以国际标准测试集ITC’02中的电路作为仿真对象,在功耗和带宽限制下,采用基于改进粒子群算法的带分复用和多时钟策略的3DNoC测试规划对设计的路由进行验证,证明了路由的正确性和有效性.

多时钟系统下跨时钟域同步电路的设计

针对当前SOC内部时钟越来越复杂、接口越来越多以及亚稳态、漏信号等常见的各种问题,分析了以往的优化方法的优缺点,然后从电路的角度出发,提出了一种新的SOC跨时钟域同步电路设计的方法。这种方法电路简单,可靠性高,通过仿真实验和实测实验验证,能够在多时钟系统中适应最小输入脉宽、不漏信号、避免误触发和多触发,且很好地解决了亚稳态等问题。

一种新型VLSI结构：多时钟驱动系统

一种新的VLSI电路设计异步解决方案。作为结构的控制中心，时钟发生器产生一系列的时钟信号去分别地驱动整个系统的各种部分。这种结构具有以下几个优点：时钟信号的低扇出，低功耗以及面对不同延时的灵活性，此结构的应用也将在本文中介绍。

考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型

集成电路工艺水平的提升,使得由单粒子瞬态脉冲造成的芯片失效越发不容忽视.为了准确计算单粒子瞬态脉冲对锁存器造成的失效率,提出一种考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型.使用提出的考虑扇出重汇聚的敏化路径逼近搜索算法查找门节点到达锁存器的敏化路径,并记录路径延迟;在扇出重汇聚路径上,使用提出的脉冲叠加计算方法对脉冲进行叠加;对传播到达锁存器的脉冲使用提出的锁存窗屏蔽模型进行失效率的计算.文中的锁存窗屏蔽模型可以准确计算扇出重汇聚导致的脉冲叠加,并对多时钟周期情形具有很好的适用性.针对ISCAS’85基准电路的软错误率评估结果表明,与不考虑多时钟周期瞬态脉冲叠加的方法相比,文中方法使用不到2倍的时间开销,平均提高7.5%的软错误率评估准确度.

基于FPGA的多时钟片上网络设计

随着技术的发展和进步,基于FPGA的片上网络研究成为相关领域研究热点。大多数基于FPGA的片上网络设计都是在单一时钟下进行,整个网络的性能将会因统一时钟的限制而降低。介绍基于Xilinx公司的Virtex-4平台下的一个多时钟片上网络的设计,以及比较片上网络在单一时钟和多时钟下的性能。

S698P4 SoC芯片多时钟及多核调度机制的研究

介绍了S698P4 SoC多核处理器的体系结构,及多时钟机制、多核调度机制,讨论了芯片工作时,多时钟机制及多核调度机制对其性能的影响。相关的技术在工程实践中已经得到验证,获得了良好的效果。

DVD系统多时钟发生器

ＤＶＤ系统多时钟发生器ＰＬＬ１７００是一款价廉、多时钟产生器锁相环（ＰＬＬ）。它可从２７ＭＨｚ基准输入频率产生４个系统时钟。它通过取消外部元件使用户既能降低成本又节省空间，并可实现高性能无线电数／模变换器和模／数变换器所需的特低抖动性能。ＰＬＬ１７０...

一种高性能异步FIFO的设计与实现

提供了一种全新的高性能异步FIFO设计方案.首先定义了FIFO的通信协议和总体结构设计,然后围绕如何提高FIFO性能依次论述了存储阵列设计、读写控制逻辑和空/满判断逻辑的设计方法.通过与FPGA本身的FIFO模块比较,该方案可以提高FIFO性能30%以上.

一种低复杂度数字互相关器的设计及其FPGA实现

为探求信号处理中普遍存在的未知信息与已知信息相似性,设计了一种数字互相关器并用现场可编程门阵列(FPGA)构建。采用加法器级联RAM实现乘积的随加随存,多时钟控制时序,低速时钟复位高速计数器以及设定时钟占空比等。该方法节约乘法器,仿真结果表明16点复数的互相关运算仅用178个LE(Logic El- ements)和662个MB(Memory Bits),节省了硬件资源,降低了复杂度。

四位低功耗嵌入式微控制器的设计与实现

介绍了一个低功耗嵌入式微控制器的电路结构及其VLSI的实现,该芯片利用EDA辅助设计实现了多时钟系统、哈佛结构、两级流水线结构以及内置液晶驱动电路,其指令集采用了类似通用八位机PIC16C5X的精简指令集。通过采用各种有效的措施,在0.5μm的CMOS工艺条件下,其功耗大大降低。

高速异步FIFO的实现

采用一种新颖的异步FIFO设计方案,解决FPGA多时钟系统中不同时钟域传输数据的问题。该FIFO实现方案比传统方式简单,工作速度频率高,如设计采用了VerilogHDL硬件语言描述还具有良好的移植性。

嵌入式系统中高性能MCU控制器的设计与实现

提出了一种高性能MCU的控制器实现结构,利用一级流水线的预取址技术实现2时钟/机器周期,利用硬布线逻辑结构和多时钟体系结构以实现指令节拍发生器的功能.与传统8051相比,其速度大大提高,并扩展了标准8051的中断系统,具有实时、高速、多中断源的特点.利用Cadence EDA工具对电路进行了仿真,仿真结果验证了设计的准确性,并成功地在A ltera的APEX20K上通过了FPGA仿真.

基于FPGA的异步FIFO设计与实现

随着现代数字电路系统密度和规模的不断扩大,一个系统中通常会包含多个时钟,因此不同时钟之间的数据传输成为亟待解决的问题.而一种可靠易行的解决方案就是异步FIFO.异步FIFO需要非常严格的多时钟技术,难以作出正确的设计合成和分析.本文提出了一种利用格雷码作为读写地址计数器的异步FIFO的设计方法,有效的避免了数据在不同时钟时间传输时遇到的亚稳态问题.并给出了综合仿真结果.

GPS P码捕获处理器中信号传递的策略与实现

GPS P码捕获处理器是异步多时钟系统,在创建基于FPGA的捕获处理器时,必须考虑控制信号和数据如何在多个时域内传递.为了准确传递控制信号和数据信号,本文提出对一路控制信号使用握手信号的传递方式,多路控制信号只传送一路控制信号的传递方式.传送数据时使用握手信号以及创建缓存的方式.对每一种传递方式都进行了仿真,仿真结果表明所采用的传递策略能够使信号准确传递.

基于DSP的神经网络SVPWM控制系统的设计

本文简述了基于DSP的神经网络控制系统的软硬件设计。采用TMS320LF2407A来实现空间电压矢量脉宽调制,实现神经网络的在控制系统的应用。并提出了采用一种多时钟分配方法对控制软件进行优化。

卫星扩频通信窄带干扰抑制的FPGA实现

介绍了卫星扩频通信中的强窄带干扰抑制的基本原理,采用FPGA实现了一种基于频域处理的窄带干扰抑制平台。系统采用流水线、乒乓操作及多时钟等技术,使得在占用面积及最高处理速度上达到最优化。