多核处理器片上网络trace压缩方法

针对多核处理器的硅后调试和验证的困难，研究了克服这一困难的重要手段——对处理器片上网络（NOC）的trace信号的抓取。由于片上网络的trace数量庞大，为满足片上存储资源和trace实时导出带宽的限制，需要对trace进行压缩处理。和传统的单核或片上系统（SOC）平台不同，多核处理器的应用复杂，因而片上网络trace噪音大，分布复杂，用传统的trace压缩算法不易取得高的压缩率。针对上述特点，提出了一种多核处理器的片上网络trace的压缩方法。该方法对地址信息采用动态提取平稳数据块的方法进行分别压缩，对时间信息采用多粒度和Huffman编码结合来精确压缩，满足了多核处理器调试的需要。相比于传统的压缩算法，该方法更有针对性。多核通用处理器的片上网络trace的压缩实验表明，该方法的压缩率比已有方法高6倍。

基于“包-电路交换”的片上网络回退转向路由算法

采用"包-电路交换"的片上路由器,链路的建立通过发送请求包完成,而数据的传输则采用电路形式。传统的路由算法已经不能很好地适应基于"包-电路交换"的片上网络(NoC)新特性。该文根据"包-电路交换"的NoC的特点,提出了一种新的路由算法——回退转向(RT)路由算法,以改善NoC性能。实验结果表明,与动态XY路由算法相比,回退转向路由算法使得网络平均吞吐量和平均包延迟最大分别改善26.7%和11.6%。

基于多FPGA的NoC多核处理器验证平台设计

为了能够灵活地验证和实现自主设计的基于NoC的多核处理器,缩短NoC多核处理器的设计周期,提出了设计集成4片Virtex-6-550TFPGA的NoC多核处理器原型芯片设计/验证平台。分析和评估了NoC多核处理器的规模以及对FPGA硬件资源的需求,在此基础上给出了集成4片FPGA的开发板详细设计方案,并对各主要模块如互联架构、电源、板级时钟分布、接口技术、存储资源等关键设计要点进行阐述。描述了开发板各个主要模块的测试过程和结果,表明了该设计的可行性。

三维片上网络拓扑结构研究综述

三维片上网络(three-dimensional network on chip,3D No C)是在三维集成电路(three-dimensional integrated circuit,3D IC)、片上系统(system on chip,So C)和二维片上网络(two-dimensional network on chip,2D No C)的基础上发展起来的,主要解决高集成度芯片通信瓶颈等问题,已引起国内外学术界和产业界的高度重视。3D No C拓扑结构体现了通信节点在芯片中的布局与连接,对三维芯片性能起决定性作用。简介了2D No C、2D No C到3D No C的演变、3D No C的优点与存在的问题以及3D No C解决的关键技术问题,分析了3D No C总体发展状况。三维拓扑结构是3D No C设计中的关键问题之一,重点研究了3D No C拓扑结构的分类方法,从通信角度将3D No C拓扑结构分成9大类,分类论述了3D No C拓扑结构,并分析比较了现有63种拓扑结构各自的特点,最后指出了3D No C拓扑结构的未来研究方向。

片上网络技术发展现状及趋势浅析

半导体制造工艺的快速发展使得片上可以集成更大规模的硬件资源,片上网络的研究试图解决芯片中全局通信问题,使得从基于计算的设计转变为基于通信的设计,并实现可扩展的通信架构。本文回顾和总结了现有NoC研完工作,指出NoC是当前片上通信发展的主流趋势,并分析了当前NoC关键技术瓶颈,最后预测了多核的技术和产业发展趋势。

利用拥塞信息片上网络自适应容错路由算法

3D片上网络(NoC)可以为高性能的片上系统(SoC)提供有效可扩展的通信架构。针对3D NOC架构的可靠性易受运行错误影响的问题,提出一种近邻拥塞信息感知的自适应容错路由算法(FT-DyXYZ),根据邻近拥堵信息来平衡网络中的负载,利用自适应路由算法选择轻拥堵无故障的最短路径进行数据传输。该算法无需路由表、冗余信息、路径和错误的全局信息,大大降低了计算开销。在不同负载模式和错误链接率的情况下进行实验,结果表明,相比平面自适应路由算法,FT-DyXYZ在延迟、饱和注入率和投递率等性能方面具有显著优势。

新型高性能分层光片上网络

针对传统的片上电互连在带宽、时延等方面遇到的问题，提出一种基于光分组交换技术的分层簇的光片上网络（HCONoC）。设计了该网络的拓扑结构连接方式、布局方法、节点编址命名方法以及扩展方式等。为HCONoC的不同层次结构分别构建了新的无阻塞片上光路由器结构，并分析了损耗特性。根据网络拓扑的具体特点和编址方式，设计了有效的路由算法，可提高网络吞吐同时减少时延。最后，使用OPNET搭建仿真平台，对所提网络结构的时延和吞吐性能进行了仿真，结果表明该网络结构在本地流量模式下显示出更强的性能优势。

片上网络路由算法的性能研究

在Turn Model模型的基础上,分析基于2DMesh结构的路由算法的性能.通过片上网络(NoC)模拟仿真实验平台NIRGAM,仿真路由算法在片上网络的延时性能.通过对路由算法影响功耗的综合分析,提出XY-YX路由算法是延时和低功耗性能表现都良好的NoC路由算法.

用NS2评估片上网络体系结构的性能

随着SoC复杂度的不断提高,总线互连结构面临着越来越严峻的挑战,因此,以网络互连为特点的NoC应运而生。分析了影响NoC性能的几项重要指标,并用网络仿真软件NS2对几种常用拓扑结构的几项性能参数进行了评估,得出了在进行NoC设计时的指导性结论:结合具体的设计,对传输延迟、吞吐量、面积、功耗和可重用性等性能参数进行折衷考虑后选取合适的体系结构。

基于遗传算法的特定应用片上网络映射研究

片上网络是片上系统SoC通信问题的一种最有效解决方法,如何把知识产权核映射到网格之格件映射问题是NoC设计的关键问题之一。映射问题本质上是一种二次分配的NP难问题,遗传算法能够有效地求解问题的近似最优解。提出一种基于遗传的IP映射算法,实验结果表明,遗传算法能够在几分钟内求得最小能耗的映射。

片上网络的拓扑结构研究

随着SoC体系结构设计复杂度的提高,传统的总线结构已成为IP核之间通信的瓶颈,新的设计方法片上网络(NoC)应运而生。在对NoC拓扑结构进行了分类的基础上,分析了各种网络拓扑的相关特性,结果表明这些拓扑结构都具有良好的可扩展性,文章还探讨了NoC拓扑结构的发展方向。

基于DDQN的片上网络混合关键性消息调度方法

对片上网络(NoC)承载的混合关键性消息进行实时调度是其应用于航空电子系统片上多核通信的关键。为解决可满足性模理论(SMT)法求解效率低、低优先级消息等待延迟大的问题,提出了一种基于双深度Q网络(DDQN)的混合关键性消息调度方法。将虫孔交换机制下的消息调度问题建模为马尔可夫决策过程,建立包含环境、动作、状态、奖励的多层感知调度模型;随机生成多组分布不同的混合关键性消息作为训练样本,采用DDQN算法求解该调度模型;在此基础上,提出并实现了带孔隙DDQN算法,在保证时间触发(TT)消息可调度前提下为速率约束(RC)消息预留用于虫孔交换的时隙。算例研究表明:所提方法的求解时长及TT消息确定性端到端延迟的平均值均低于SMT法;带孔隙DDQN算法的RC消息延迟较不带孔隙DDQN算法和SMT法显著降低。

片上网络的SystemC建模研究

为了实现软硬件协同设计和提高仿真速度的需求,采用SystemC语言的建模方法,通过对片上网络体系结构的研究,提出了一种片上网络的建模方案,并对一个mesh结构完成了SystemC的建模设计。该模型可在系统级和寄存器传输级上使用同一个测试平台,且具有仿真速度快的特点,达到了设计要求。

突发数据传输模式下片上网络的QoS保证

针对在突发数据(Bursty)传输模式下,片上网络如何提高其传输服务质量(QoS)的问题,提出在虚拟通道(Virtual Chan-nel,VC)中划出专门的空间用来传输突发数据流.在对网络拓扑结构中的平均延时,理想平均吞吐量和能量消耗进行了理论评估的基础上,运用NIRGAM软件仿真平台,在对虚拟通道(Virtual Channel,VC)中的75%或50%用来传输突发数据流(Bursty)的两种不同的情况下,对其各项参数进行仿真和比较.实验结果显示,此方法可有效的提高片上网络的传输服务质量(QoS).

基于狼群算法的低功耗片上网络映射

针对片上网络(network on chip,NoC)映射问题的最优化求解,目前常规解决NoC映射的方法主要是通过建立目标优化模型并采用启发式算法求其近似最优解。狼群算法(wolf pack algorithm,WPA)是一种新型的群智能算法,文章针对WPA进行基于整数编码的离散化设计,该离散化WPA可应用于以NoC映射问题为代表的多维离散整数优化问题的求解。该文以低功耗NoC映射问题设计仿真实验,根据仿真实验结果,得出该离散化WPA算法具有收敛速度快、精度高的优点。

片上互连网络(NOCs)低功耗的研究现状及发展趋势

片上网络(Network-On-Chip:NOC)是通过一个网络的转换来实现计算、存储以及I/O设备资源之间的连通,NOC是片上系统(System-On-Chip:SOC)一种新的设计方法,基于NOC的片上系统能很好地适应复杂SOC设计中常使用的全局异步局部同步的时钟机制。因此,NOC方法带来了一种全新的片上通信方法,显著改善了传统总线式系统的性能,被认为是未来集成工艺下多核技术发展的必然方向。该文通过对片上互连网络自上而下的结构分析,通过与传统的共享总线结构的对比,来研究片上互连网络架构中与功耗相关的基本要素,以及影响功耗大小的原因,同时,通过分析低功耗片上互连网络设计的相关成果,来找出片上互连网络中与功耗相关的要点,为片上互连网络(NOCs)低功耗的相关研究提供参考。

基于NoC架构的分布式存储多核系统设计

为适应当前信息技术系统复杂度越来越高、数据处理量越来越大等需求,基于NoC(Network-on-Chip,片上网络)架构设计实现分布式存储多核系统。与传统的基于总线的互连架构相比,可以较小的硬件资源消耗,实现更高的单位时间数据处理量。同时该系统可根据不同的应用灵活设定数据通信的优先级,提升了系统整体的数据吞吐量。通过将该系统运用于H.264视频解码的实验,可以验证得出应用NoC架构的分布式多核存储系统可以实现性能的极大提升。

基于FPGA的NoC验证平台的构建

针对基于软件仿真片上网络NoC(Network on Chip)效率低的问题,提出基于FPGA的NoC验证平台构建方案。该平台集成可重用的流量产生器TG(Traffic Generation),流量接收器TR(Traffic Receiver)以及NoC软件,用于对NoC原型系统进行功能验证和性能评估。实际设计一个多核NoC,并用该平台对其进行FPGA验证,结果表明该平台的验证速度比软件仿真提高16 000倍以上,并能对多种不同结构、路由算法、流控策略的NoC进行功能验证和性能评估。

一种细粒度可重构的深度神经网络加速芯片

提出了一种高能效的细粒度可重构的深度神经网络(DNN)加速芯片。该芯片是基于并行计算阵列设计的,它包含144个处理单元,多个处理单元可以实现卷积、矩阵乘、取最大值或取平均值等运算,可以用于加速DNN。每个处理单元之间是通过片上网络(NOC)连接的,每个处理单元的运算结果可以直接发送给相邻的处理单元,运算中间数据不需要缓存。相邻处理单元间的数据流可以自由配置成各种拓扑结构,从而适配运算的多样性。为了实现激活函数,提出了一种高效的映射非线性函数的硬件实现方法。该芯片采用了标准的130 nm CMOS工艺制造,芯片面积为5.77 mm^2。该设计在133 MHz的工作频率下实现了38.3 GOPS的峰值算力。该芯片在1.2 V的电源电压下功耗为109 mW,芯片能效为0.351 TOPS/W。

基于故障节点再利用的细粒度NoC容错路由算法

针对传统NoC容错算法中容错粒度过粗造成资源浪费的问题,提出了一种细粒度的自适应容错路由算法,对带有部分故障的节点重新利用。算法将各种故障映射为一种功能故障模型,结合新提出的路由端口优先级策略和嵌入的奇偶转向模型,实现数据包的无死锁容错路由。实验表明,随着负载和故障数目的增加,该算法具有更优越的容错性能,证明了算法的有效性。