一种用于高性能FPGA的多电平标准I/O电路

为了满足等效系统门数为亿门级现场可编程门阵列(FPGA)的高速率、大吞吐量的数据传输需求,设计了一种用于高性能FPGA的多电平标准I/O电路,输入信号范围为0~2.5 V,单个差分对I/O电路的最高数据传输速率为1.25 Gbit/s。在输入缓冲器中,通过互补自偏置的折叠式放大器和施密特触发器的设计,实现了对单端输入信号、半差分输入信号和全差分输入信号等多种电平标准的兼容。在输出缓冲器中,支持多种驱动电流的输出,并且可设置输出的翻转率,降低了同步开关输出可能引起的噪声。低电压差分信号驱动器采用了预加重电流技术,提高了信号的质量。该I/O电路同时集成了数控阻抗电路,可以实时地精确匹配传输线的阻抗特性,提高了信号的完整性。仿真和实测结果表明,该支持多电平标准的I/O电路能够为高性能FPGA提供灵活、可靠的高速数据传输功能。

一种适用于多电源电压IO的阻抗匹配结构

本文提出一种支持阻抗匹配功能的IO设计方法,该IO支持多电平标准;设计了一种易于实现的自动阻抗匹配模块。该模块主要设计思路是:首先通过比较用户提供的外部标称电阻和模块内部IO镜像BUF阻抗,在经过一定周期的BUF阻抗调整后,使得内部BUF阻抗能匹配用户提供的标称阻抗,从而实现IO多电压标准驱动能力和自动阻抗匹配功能。仿真结果表明,该电路可以工作在100MHz频率以上,快速实现自动阻抗匹配。