两级Trace Cache的设计与研究

通过引入二级trace cache做为一级trace cache补充,捕获那些由于一级trace cache容量冲突而被换出的trace,能够部分缓解trace cache容量失效问题.在进一步提高处理器的性能的同时,也大大降低了为构造trace而对指令cache带宽的要求,空闲的指令cache带宽可以进一步被trace的预构及其他一些技术所利用.实验表明,在64KB一级Trace Cache的基础上,引入一个容量为1MB的二级Trace Cache后,对于go和gcc这类工作集较大的程序,处理器的性能提高了13%,指令cache带宽要求下降27%.

多级缓存模式下的数据块替换优化算法

多数处理器中采用多级包含的cache存储层次,现有的末级cache块替换算法带来的性能开销较大。针对该问题,提出一种优化的末级cache块替换算法PLI,在选择丢弃块时考虑其在上级cache的访问频率,以较小的代价选出最优的LLC替换块。在时钟精确模拟器上的评测结果表明,该算法较原算法性能平均提升7%。

基于流访问特征的多级硬件预取

硬件数据预取技术将处理器可能访问的数据提前装入Cache中,使得处理器访存时尽量命中Cache,提升系统性能。但现有研究和应用主要对一级Cache进行预取,预取的数据可能在使用前无法及时装入Cache,从而降低硬件预取对系统性能的提升效果。针对上述问题,以流访问特征的预取为基础,提出一种同时对多级Cache进行预取的方法,并对流访问特征的预取进行实现。基于SPEC CPU2000测试程序集的实验结果表明,与仅对一级Cache进行预取相比,对多级Cache同时进行预取可以将整数程序的性能平均提升2.11%,最高提升11.19%,浮点程序的性能平均提升3.08%,最高提升12.77%。

CMFSim:高可配可扩展的缓存微架构功能模拟器

作为提高CPU读取和存储数据的效率,弥补与主存之间存取速度差距的有效策略,CPU的缓存(Cache)充分利用其对数据使用的局部性原理,对最近或最常使用的数据进行暂存,对CPU的性能起着决定性作用.缓存的微架构正是决定缓存性能的关键性因素.然而,现代先进的CPU缓存都具备极为复杂的结构,存在多种策略、多种硬件算法和多个层级等不同维度的设计,从硬件上直接设计和论证不仅耗时而且成本很高,Cache微架构模拟器正是用软件方法对硬件微架构进行模拟和仿真.设计一款结构优良的缓存,对不同微架构进行评估,是一件具有深远意义的工作.本文从硬件结构出发,设计实现了一款多级、高可配、高可扩展的缓存微架构功能模拟器CMFSim(Cache microarchitecture functional simulator),实现了常见的缓存策略和硬件算法,可以进行给定配置下的缓存功能的模拟,从而分析配置参数与缓存性能间的关系.