一种适用于大数逻辑可译LDPC码的自适应译码算法

大数逻辑可译低密度奇偶校验(LDPC)码是一类具有较大列重的码,针对此类特殊的LDPC码,提出了一种基于整数可靠度的低复杂度自适应译码算法。在译码的过程中,算法对每个校验节点分别引入不同的自适应修正因子对外信息进行修正。仿真表明提出的自适应译码算法的性能与和积译码算法的性能相当,在误码率(BER)约为10-5时两种算法性能之间仅有0.1 d B的差异。所提算法具有复杂度低、可并行操作、全整数的信息传递等优点,十分有利于工程实现。

新型CMOS大数逻辑门电路的设计

一步大数逻辑可译码(One-Step Majority Logic Decodable,OS-MLD)可用来促进存储器恢复单粒子翻转引起的软错误.其中,大数逻辑门(Majority Logic Gate,MLG)在译码电路中起着非常重要的作用,然而目前已提出的MLG电路需要极大的硬件开销.针对这一问题,本文提出一种新型MLG电路,该电路由PMOS管构成的上拉网络、NMOS管构成的下拉网络以及一个反相器构成.利用Cadence软件进行仿真验证可知,该电路不仅能够实现正常的大数逻辑功能,在功耗、延时、面积等性能指标方面也均优于现有的电路结构.同时,将所设计的MLG应用到OS-MLD中,结果表明,所提出的MLG对于该编码应用是有效的.