小规模频繁子电路的规律性预提取算法

针对数字IC规律性提取算法复杂度过高的问题,提出一种逐级对根节点进行分类的算法.通过对频繁边的直接扩展,实现了小规模频繁子电路的快速提取;利用门级电路中小规模频繁子电路与大规模频繁子电路间的结构依赖性,解决了候选子电路生成时根节点组合爆炸的问题.实验结果表明,该算法能够降低根节点的数量,使支持度高的候选子电路得到优先提取,并显著地减少了规律性提取的时间.

基于启发式链搜索的频繁子电路提取算法

针对数字集成电路规律性提取时由根节点选择产生的组合爆炸问题,提出了一种通过提取链状频繁子电路来降低根节点的算法。建立了顺序相关边权值模型,实现了小规模链状频繁子电路的快速提取。利用门级电路中链状模板与其他形状模板的结构依赖性,逐级删除非频繁根节点,避免了对小规模频繁子电路的重复提取,提高了规则性提取的效率。实验结果表明,该算法能够有效解决根节点组合爆炸问题,使支持度高的候选子电路得到优先提取,并显著减少了规律性提取的时间。

PSpice子电路模型的创建

对于常用的电路单元以及集成电路新产品,建立一个子电路模型,并作为一个器件添加到PSpice模型库中,就可以使电路系统设计人员非常方便地使用这些产品。文章在介绍Pspice模型库中子电路描述语句的基础上,针对两种不同类型的子电路,介绍了建立子电路模型的方法,并指出了调用新建子电路模型时必须注意的问题。

一种数字集成电路链状频繁子电路提取算法(英文)

基于数据挖掘思想,提出一种链状结构模板的规律性提取算法,解决集成电路规律性提取算法复杂度过高的问题.通过对边权值进行编码,将复杂子电路的同构搜索转化为边权值序列的匹配问题.模板扩展过程利用剪枝策略删除非频繁子电路,提高了规律性提取效率.将模板的产生与子电路的同构搜索过程合并,简化规律性提取流程.解决大规模集成电路中规则性提取复杂度过高的问题.结果表明,算法比SPOG与TREE算法更能充分提取电路的规律性,得到较好的电路覆盖.

基于压缩式改进迷宫算法的同构子电路提取

提出了一种用于集成电路逆向工程的高性能子电路识别算法。在搜索匹配过程中,采用改进的迷宫算法对电路中有效节点进行遍历,解决了实际电路中出现的缓冲器问题;采用压缩式存储方法,大大降低了算法的空间复杂度,可支持超大规模的集成电路。该算法将最终的结果以通用的EDIF文件格式输出,实现与Cadence等主流EDA工具无缝衔接。该算法已应用于实际工程项目中,可显著提高分析整理集成电路的工作效率。

基于随机三层环形子电路的路径级NBTI老化预测

纳米工艺水平下,电路可靠性成为电路设计的重要问题。其中,老化又是电路可靠性的主要威胁之一。所以,为了制定老化缓解措施,评估老化以避免电路故障变得至关重要。提出了一种基于随机三层环形子电路的路径级老化预测框架,该框架将NBTI效应作为一种诱导退化机制得到三层环形子电路10年内老化延时,并使用线性回归模型对其老化延时趋势进行学习。之后,基于该模型,可以快速得到电路关键路径的老化延时。实验结果表明,提出的框架在保证精度的同时,时间效率也有较大的提升。

超导数字快单磁通量子电路应用初探

本文对当前正引起极大关注的新技术 -超导数字电路 ,特别是约瑟夫森效应基础上的 RSFQ逻辑电路工作机理给予了详细说明 ,并举例研究 RSFQ电路“与”门的工作方式 ,对超导数字电路的应用前景进行了展望。

德克萨斯大学：新型纳米材料使可重写的集成纳米光子电路成为可能

德充萨斯大学奥斯汀分校的研究人员开发了一种混合纳米材料，能够对光学元件进行写入、擦除和重写操作。研究人员认为，这种纳米材料及开发技术町以用来创造新一代的光学芯片和电路。

4.5kV高压快恢复二极管的Spice子电路设计

阐述基于4.5kV高压快恢复二极管,采用集总电荷法搭建了高压快恢复二极管的等效子电路,探讨LTSpice仿真软件进行测试仿真,通过双脉冲电路对模型参数进行调整,使得到的子模型能够完整地描述高压快恢复二极管的特性。通过与常温与高温实测波形进行比对,证实Spice子电路对描述二极管器件特性的可行性,提出的子电路模型,对于高压快恢复二极管的系统仿真和器件结构仿真,具有参考价值。

新型纳米材料使可重写的集成纳米光子电路成为可能

德克萨斯大学奥斯汀分校的研究人员开发了一种混合纳米材料，能够对光学元件进行写入、擦除和重写操作。研究人员认为，这种纳米材料及开发技术可以用来创造新一代的光学芯片和电路。在杂志《（Nano Letters》发表的研究中，该德克萨斯团队描述了如何通过从等离子体表面开始创建他们的新型混合纳米材料的过程。表面等离子体光子学是研究利用光子撞击金属表面时产生的电子密度振荡的一门学科。这些类似波的振荡电子被称为表面等离子体激元。

首个由光子电路元件组成的“超电子”电路问世

美国宾夕法尼亚大学电子和系统工程学院的研究小组用光子取代电子，制造出世界上首个由光子电路元件组成的“超电子”电路。

培养学生对电路分析能力的实验方法——介绍学生实验<电学黑盒子电路>

电路分析是一门实验性很强的电学知识。为了进一步注重学生实验动手,分析思维能力培养,我们设计制作了电学黑盒子实验电路。制作方便,适用性强,适用于学过电学电阻串、并联电路的初三以上的学生,可作为实验复习能力测试、实验竞赛和选修课的实验内容。以下从实验原理,实验分析,制作方法,实验反馈等方面进行介绍。

超导单磁通量子数字电路的全加器设计与应用探索

随着超导单磁通量子(Single Flux Quantum,SFQ)数字电路的集成度规模不断提升,基于SFQ标准单元库及知识产权(Intellectual Property,IP)电路的设计将会逐渐取代原有的专用定制化数字电路设计的方式.与此同时,IP电路也可以作为新设计方法研究和新工艺及单元库可靠性的验证电路.本文选择大规模数字电路中的基础运算单元全加器为研究对象,希望能在尚在开发中的工艺下得到一个更加稳定工作和完整测试功能的全加器.本文基于自研SIMIT Nb03工艺上开发的SFQ单元库,设计了两种类型的全加器,且实现了全加器逻辑功能和工作性能的低频与高频测试表征.本文的第二种单级型全加器跟同类型的其他全加器相比,在保证了结数量和面积消耗偏小的优势下,又减少了设计难度和便于灵活扩展,使得其在电路IP化使用中也具有指导意义.低频测试结果表明,两种全加器均正确工作,其中单级型全加器具备良好的工作阈值.该款全加器的高频测试显示电路最高工作频率可达22 GHz.本文对测试结果进行详细分析,并基于此针对大规模电路实现开展简单应用探索.

电子线路仿真中一些问题的讨论

通过几个例子讨论了Pspice设计中容易被忽视、或出错,但非常有用的一些功能.介绍了用Probe进行性能分析的方法及实现过程;叙述了子电路、层次电路、模型在创建中容易出错和应该注意的问题;最后对Pspice数学宏模型的建立展开了讨论.

用于电荷域流水线ADC的1.5位子级电路

针对高速高精度模数转换器的性能依赖于高增益带宽积运放而导致较大功耗的问题,提出了一种基于斗链式电荷器件的电荷域流水线1.5位子级电路.该子级电路使用增强型电荷传输电路来实现电荷传输和余量电荷计算,去除了传统流水线模数转换器中的高性能运放,可大大降低模数转换器的功耗.基于所提出的1.5位子级电路,在0.18μm CMOS工艺条件下,设计了一款10位、250MS/s电荷域流水线模数转换器.测试结果表明,该模数转换器样片在全速采样时对于9.9MHz正弦输入信号转换得到的无杂散动态范围为644dB,信噪失真比为56.9dB,而功耗为45mW.

用于14位210MS/s电荷域ADC的4.5位子级电路

该文提出了一种用于高速高精度电荷域流水线模数转换器(ADC)的电荷域4.5位前端子级电路。该4.5位子级电路使用增强型电荷传输(BCT)电路替代传统开关电容技术流水线ADC中的高增益带宽积运放来实现电荷信号传输和余量处理,从而实现超低功耗。所提4.5位子级电路被运用于一款14位210 MS/s电荷域ADC中作为前端第1级子级电路,并在1P6M 0.18 mm CMOS工艺下实现。测试结果显示,该14位ADC电路在210 MS/s条件下对于30.1 MHz单音正弦输入信号得到的无杂散动态范围为85.4 dBc,信噪比为71.5 dBFS,ADC内核面积为3.2 mm^2,功耗仅为205 mW。

用于电荷域流水线ADC的子级电路版图布局方式

对电荷域流水线ADC子级电路结构和原理进行了分析,并设计了一种基于普通CMOS工艺、适用于高速高精度电荷域流水线ADC的子级电路版图布局方式。基于0.18μm 1P6M 1.8 V CMOS工艺,采用所设计的子级电路版图布局方式和高精度金属-金属电容匹配技术,完成了典型电荷域子级电路的版图设计,并成功运用于一种14位250MSPS电荷域流水线ADC中。测试结果表明该ADC电路在240MSPS采样条件下对于20.1 MHz的输入信号得到的SNR为70.5 d BFS,功耗为230 m W,面积为2.6×4 mm2,版图设计较好地实现了ADC电路性能。

用于12位250 MS/s电荷域ADC的2.5位子级电路

提出了一种用于12位250 MS/s电荷域流水线模数转换器(ADC)的2.5位子级电路。采用增强型电荷传输电路,实现电荷传输和余量电荷计算,省去了传统流水线ADC中的高性能运放,大幅降低了ADC的功耗。该2.5位子级电路被应用于一种12位250 MS/s电荷域流水线ADC中,并采用0.18μm CMOS工艺实现。测试结果表明,在250 MS/s采样率、20.1 MHz输入频率下,该ADC的SNR为65.3 dBFS。

基于扇形模板的数字集成电路规律性提取算法

将数据挖掘方法用于数字集成电路规律性提取,提出了一种扇形结构模板的规律性提取算法.采用压缩式存储及删除缓冲器结构等方法,降低了电路的存储空间.通过边权值编码,实现了逐级产生扇形频繁子电路的算法,解决了传统算法对大规模数字集成电路规律性提取时间复杂度过高的问题.实验结果表明该算法比SPOG与TREE算法更能充分提取电路的规律性,规律性提取时间更短.